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參數(shù)資料
| 型號(hào)： | 79RC32V333-150DH |
| 英文描述： | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 81/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-150DH |
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IDT MIPS32 4Kc Processor Core
Pipeline Description
79RC32438 User Reference Manual
2 - 19
November 4, 2002
Notes
Instruction Hazards
In general, the core ensures that instructions are executed following a fully sequential program model.
Each instruction in the program sees the results of the previous instruction. There are some exceptions to
this model. These exceptions are referred to as instruction hazards.
Table 2.5 shows the instruction hazards that exist in the core. The first and second instruction fields indi-
cate the combination of instructions that do not ensure a sequential programming model. The Spacing field
indicates the number of unrelated instructions (such as NOPs or SSNOPs) that should be placed between
the first and second instructions of the hazard in order to ensure that the effects of the first instruction are
seen by the second instruction. Entries in the table that are listed as 0 are traditional MIPS hazards which
are not hazards on the 4Kc core. (MT Compare to Timer Interrupt cleared is system dependent since Timer
Interrupt is an output of the core that can be returned to the core on one of the SI_Int pins. This number is
the minimum time due its passage through the core’s I/O registers. Typical implementations will not add any
latency to this).
MFC0
Consumer of target data
1
E stage
TLBWR/TLBWI
Load/Store/PREF/
CACHE/Cop0 op
2
E stage
TLBR
1
E stage
1st Instruction
2nd Instruction
Spacing
(Instructions)
Watch Register Write
Instruction Fetch Matching
Watch Register
2
Load/Store Reference Matching
Watch Register
0
TLBWI/TLBWR
Instruction fetch affected by new
page mapping
3
Load/Store affected by new
page mapping
0
TLBP/TLBR
0
TLBR
Move from Coprocessor Zero
Register
0
Move to EntryHi
TLBWR/TLBWI/TLBP
1
Move to EntryLow0 or EntryLo1
TLBWR/TLBWI
0
Move to EntryHi
Load/Store affected by new
ASID
1
Move to EntryHi
Instruction fetch affected by new
ASID
3
TLBP
Move from Coprocessor Zero
Register
0
Move to Index Register
TLBR/TLBWI
1
Table 2.5 Instruction Hazards (Part 1 of 2)
1st Instruction
2nd Instruction
Issue Delay
(in Clock
Cycles)
Slip Stage
Table 2.4 Instruction Interlocks (Part 2 of 2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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