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參數(shù)資料
| 型號(hào)： | 79RC32V333-150DH |
| 英文描述： | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 中文描述： | 微處理器 |
| 文件頁(yè)數(shù)： | 522/654頁(yè) |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-150DH |
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IDT EJTAG System
EJTAG Test Access Port
79RC32438 User Reference Manual
20 - 56
November 4, 2002
Notes
Test Data Output (JTAG_TDO)
JTAG_TDO is the test data output from the Instruction or data register(s). This signal changes on the
falling edge of JTAG_TCK, or becomes tri-stated asynchronously when JTAG_TRST_N is driven low. The
off-chip JTAG_TDO is only driven when data is shifted out, otherwise the off-chip JTAG_TDO is tri-stated.
The tri-state notation indicates that the JTAG_TDO off-chip signal is undriven.
Test Reset Input (JTAG_TRST_N)
JTAG_TRST_N is the optional test reset input that asynchronously resets the EJTAG TAP, with the
following immediate effects:
–
The TAP controller is put into the Test-Logic-Reset state
–
The Instruction register is loaded with the IDCODE instruction
–
Any EJTAGBOOT indication is cleared
–
The JTAG_TDO output is tri-stated.
JTAG_TRST_N does not reset another other part of the EJTAG TAP or processor. Thus this type of
reset does not affect the processor, and the processor reset is not allowed to have any effect on the above
parts of the EJTAG TAP. Even though JTAG_TRST_N is an optional signal, the JTAG_TRST_N signal is
referred to in the following discussions. If JTAG_TRST_N is not implemented, then a power-up reset of the
TAP must provide the reset functionality similar to a low value on JTAG_TRST_N during power-up.
TAP Controller
The TAP controller is a state machine whose active state controls TAP reset and access to Instruction
and data registers. The state transitions in the EJTAG TAP controller occur on the rising edge of JTAG_TCK
or when JTAG_TRST_N goes low. The JTAG_TMS signal determines the transition at the rising edge of
JTAG_TCK. Figure 20.23 shows the state diagram for the TAP controller.
Figure 20.23 EJTAG TAP Controller State Diagram
The behavior of the functional states shown in the figure is described below. The non-functional states
are intermediate states in which no registers in the TAP change, and are not described here. Events in the
following subsections are described with relation to the rising and falling edge of JTAG_TCK. The described
events take place when the TAP controller is in the corresponding state when the clock changes. The
EJTAG TAP controller is forced into the Test-Logic-Reset state at power-up either by a low value on
JTAG_TRST_N or by a power-up reset circuit.
Test-Logic-Reset
JTAG_TMS=1
Run-Test / Idle
0
Select-DR-Scan
1
0
Capture-DR
0
0
Shift-DR
1
Exit1-DR
0
Pause-DR
1
Exit2-DR
1
Update-DR
0
0
0
1
1
0
1
Select-IR-Scan
Capture-IR
0
0
Shift-IR
1
Exit1-IR
0
Pause-IR
1
Exit2-IR
1
Update-IR
0
0
0
1
1
0
1
1
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