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參數(shù)資料
| 型號： | 79RC32V333-150DH |
| 英文描述： | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 469/654頁 |
| 文件大小： | 6963K |
| 代理商： | 79RC32V333-150DH |
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IDT EJTAG System
Functional Description
79RC32438 User Reference Manual
20 - 3
November 4, 2002
Notes
Coprocessor 0 Register
Table Table 20.1 summarizes the Coprocessor 0 (CP0) registers. These registers are accessible by the
debug software executed on the processor; they provide debug control and status information. General
information about the debug CP0 registers is found in section “EJTAG Coprocessor 0 Registers” on page
20-24.
Memory Mapped EJTAG Register
The memory-mapped EJTAG registers are located in the debug register segment (drseg), which is a
subsegment of the debug segment (dseg). They are accessible by the debug software when the processor
is executing in Debug Mode. These registers provide both miscellaneous debug control and control of hard-
ware breakpoints. General information about the debug segment and registers is found in section “Debug
Mode Address Space” on page 20-7.
Debug Control Register
Table 20.2 summarizes the Debug Control Register (DCR) which provides miscellaneous debug control.
Instruction Hardware Breakpoint Register
Table 20.3 summarizes the instruction hardware breakpoint registers, which are controlled through a
number of memory-mapped registers. Certain registers are provided for each implemented instruction hard-
ware breakpoint, as indicated with an “n”. General information about the instruction hardware breakpoint
registers is found in section “Instruction Breakpoint Registers” on page 20-43.
Register
Name
Register
Mnemonic
Functional Description
Reference
Debug
Debug
Debug indications and controls for the
processor, including information about
recent debug exception.
Refer to section “Debug
Register (CP0 Register 23,
Select 0)” on page 20-25.
Debug Exception
Program Counter
DEPC
Program counter at last debug excep-
tion or exception in Debug Mode.
Refer to section “Debug
Exception Program Counter
Register (CP0 Register 24,
Select 0)” on page 20-29.
Debug Excep-
tion Save
DESAVE
Scratchpad register available for the
debug handler.
Refer to section “Debug
Exception Save Register
(CP0 Register 31, Select 0)”
on page 20-30.
Table 20.1 Overview of Coprocessor 0 Registers for EJTAG
Register
Name
Register
Mnemonic
Functional Description
Reference
Debug Control
Register
DCR
Indicates available EJTAG memory,
and controls enable of interrupts and
NMI in Non-Debug Mode.
Refer to section “Debug
Control Register” on page
20-30.
Table 20.2 Overview of Debug Control Register as Memory-mapped Register for EJTAG
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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