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參數(shù)資料
| 型號： | 79RC32V333-150DH |
| 英文描述： | 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE |
| 中文描述： | 微處理器 |
| 文件頁數(shù)： | 498/654頁 |
| 文件大?。?/td> | 6963K |
| 代理商： | 79RC32V333-150DH |
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IDT EJTAG System
Hardware Breakpoints
79RC32438 User Reference Manual
20 - 32
November 4, 2002
Notes
Hardware Breakpoints
Hardware breakpoints compare addresses and data of executed instructions, including data load/store
accesses. Instruction breakpoints can be set even on addresses in ROM areas, and data breakpoints can
cause debug exceptions on specific data accesses. Instruction and data hardware breakpoints are alike in
many aspects, and are described in parallel in the following sections. When the term “breakpoint” is used in
this chapter, then the reference is to a “hardware breakpoint”, unless otherwise explicitly noted.
The breakpoints provide the following key features:
From zero to 15 instruction breakpoints can be implemented to cause debug exceptions on exe-
cuted instructions, both in ROM and RAM. Bit masking is provided for virtual address compares,
and masking of compares with ASID (optional) is also provided.
From zero to 15 data breakpoints can be implemented to cause debug exceptions on data
accesses. Bit masking is provided for virtual address compares, masking of compares with ASID
(optional) is provided, optional data value compares allows masking at byte level, and qualification
on byte access and access type is possible.
Registers for setup and control are memory mapped in drseg, accessible in Debug Mode only.
Breakpoints have several implementation options to ease integration with various microarchitec-
tures.
Hardware breakpoints require the implementation of the Debug Control Register (DCR). Several addi-
tional options are possible for breakpoints, as described in the following subsections. For EJTAG features,
there are no difference between a reset and a soft reset occurring to the processor; they behave identically
in both Debug Mode and Non-Debug Mode. References to reset in the following therefore refers to both
reset (hard reset) and soft reset.
Instruction Breakpoint Features
Figure 20.7 shows an overview of the instruction breakpoint feature. The feature compares the virtual
address (PC) and the ASID of the executed instructions with each instruction breakpoint, applying masking
on address and ASID. When an enabled instruction breakpoint matches the PC and ASID, a debug excep-
tion and/or a trigger is generated, and an internal bit in an instruction breakpoint register is set to indicate
that a match occurred.
SRstE
1
Controls soft reset enable:
0:
Soft reset masked for soft reset sources depen-
dent on implementation
1:
Soft reset is fully enabled
R/W
1
Optional
ProbEn
0
Indicates value of the ProbEn value in the ECR regis-
ter:
0:
No access should occur to dmseg
1:
Probe services accesses to dmseg
R
Same value
as ProbEn
in ECR
Required of
EJTAG
TAP is
present,
otherwise
not imple-
mented
0
MSB:30,
28:18,
15:5
Must be written as zeros; return zeros on reads.
0
0
Reserved
Fields
Name Bits
Description
Read/
Write
Reset
State
Compli
ance
Table 20.19 DCR Register Field Descriptions (Part 2 of 2)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| 79RC32V333-150DHI | Microprocessor |
| 79RC32V334-100BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BB | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-133BBI | MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| 79RC32V333-150DHI | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microprocessor |
| 79RC32V334-100BB | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC |
| 79RC32V334-100BBG | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBGI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
| 79RC32V334-100BBI | 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA |
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