參數(shù)資料
型號(hào)： 79RC32V333-150DH
英文描述： 8 PIN, 1.75KB, FLASH, 64B RAM, COMPARATOR, 8MHZ INTERNAL OSCILLATOR, -40C to +125C, 8-PDIP, TUBE
中文描述： 微處理器
文件頁(yè)數(shù)： 218/654頁(yè)
文件大小： 6963K
代理商： 79RC32V333-150DH
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IDT DDR Controller
DDR Registers
79RC32438 User Reference Manual
7 - 14
November 4, 2002
Notes
DDR 0 Alternate Mask Register
Figure 7.8 DDR 0 Alternate Mask Register (DDR0AMASK)
DDR 0 Alternate Mapping Register
Figure 7.9 DDR 0 Alternate Mapping Register (DDR0AMAP)
DDR Data Bus Multiplexing
The DDR controller supports data bus multiplexing when the Data Bus Multiplexing (DBM) bit is set in
the DDRC register. Data bus multiplexing allows the RC32438’s 16-bit or 32-bit data bus
1
to interface to
DDR memory systems having a data bus width of 64-bits. This is necessary when interfacing the RC32438
to standard DDR memory modules such as DDR DIMMs and SODIMMs.
To support data bus multiplexing, external bus switches must be placed between the RC32438 and
external DDR memory banks. These bus switches are used to isolate unused data bits and strobes from
the RC32438 allowing 16-bit or 32-bit data quantities to be read from a 64-bit bus. The RC32438
DDROEN[3:0] pins are output enabled for these buffers.
MASK
Description:
Address Mask.
This field determines which bits of the upper 16-bits of the address participate in
address comparisons. When a bit is set in this field, then the corresponding address bit partici-
pates in address comparisons. When a bit is cleared in this field, then the corresponding address
bit is masked and does not participate in address comparisons.
When the MASK field is zero, the alternate DDR space is disabled and does not appear in the
memory map.
Initial Value:
0x0
(this field is not modified due to a warm reset)
Read Value:
Previous value written
Write Effect:
Modify value
MAP
Description:
Map Address.
This field contains the DDR mapping address for transactions mapped to DDR
chip select zero using the alternate address mapping range. Address bits that participated in
address comparison are substituted with values in this field.
Initial Value:
0x0
(this field is not modified due to a warm reset)
Read Value:
Previous value written
Write Effect:
Modify value
1.
Mode is determined by the state of the Data Bus Width (DBW) bit in the DDRC register.
DDR0AMASK
0
31
16
MASK
16
0
DDR0AMAP
0
31
16
16
MAP
0
相關(guān)PDF資料
PDF描述
79RC32V333-150DHI Microprocessor
79RC32V334-100BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBI MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-133BB MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-133BBI MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
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79RC32V333-150DHI 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:Microprocessor
79RC32V334-100BB 制造商:未知廠家 制造商全稱(chēng):未知廠家 功能描述:MICROPROCESSOR|32-BIT|BGA|256PIN|PLASTIC
79RC32V334-100BBG 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
79RC32V334-100BBGI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
79RC32V334-100BBI 制造商:Integrated Device Technology Inc 功能描述:MPU RC32300 32-Bit 100MHz 3.3V 256-Pin BGA
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