When areset is driven high, the PLL counters reset, clearing the PLL output and placing" />
參數(shù)資料
型號(hào)： 5CGXFC7C7U19C8NES
廠商： Altera
文件頁數(shù)： 879/1077頁
文件大?。?/td> 0K
描述： IC CYCLONE V FPGA 150K 484-UBGA
標(biāo)準(zhǔn)包裝： 84
系列： Cyclone® V GX
LAB/CLB數(shù)： 56415
邏輯元件/單元數(shù)： 149500
RAM 位總計(jì)： 6656000
輸入/輸出數(shù)： 240
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-FBGA
供應(yīng)商設(shè)備封裝： 484-UBGA（19x19）
其它名稱： 544-2740
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When areset is driven high, the PLL counters reset, clearing the PLL output and placing the PLL out-of-
lock. The VCO is then set back to its nominal setting. When areset is driven low again, the PLL
resynchronizes to its input as it re-locks.
You must assert the areset signal every time the PLL loses lock to guarantee the correct phase relationship
between the PLL input and output clocks. You can set up the PLL to automatically reset (self-reset) after a
loss-of-lock condition using the Quartus II MegaWizard Plug-In Manager.
You must include the areset signal if either of the following conditions is true:
PLL reconfiguration or clock switchover is enabled in the design
Phase relationships between the PLL input and output clocks must be maintained after a loss-of-lock
condition
If the input clock to the PLL is not toggling or is unstable after power up, assert the areset signal
after the input clock is stable and within specifications.
Note:
locked
The locked signal output of the PLL indicates the following conditions:
The PLL has locked onto the reference clock.
The PLL clock outputs are operating at the desired phase and frequency set in the MegaWizard Plug-In
Manager.
The lock detection circuit provides a signal to the core logic. The signal indicates when the feedback clock
has locked onto the reference clock both in phase and frequency.
Clock Feedback Modes
This section describes the following clock feedback modes:
Source synchronous
LVDS compensation
Direct
Normal compensation
ZDB
EFB
Each mode allows clock multiplication and division, phase shifting, and programmable duty cycle.
The input and output delays are fully compensated by a PLL only when using the dedicated clock input pins
associated with a given PLL as the clock source.
The input and output delays may not be fully compensated in the Quartus II software for the following
conditions:
When a GCLK or RCLK network drives the PLL
When the PLL is driven by a dedicated clock pin that is not associated with the PLL
For example, when you configure a PLL in ZDB mode, the PLL input is driven by an associated dedicated
clock input pin. In this configuration, a fully compensated clock path results in zero delay between the clock
input and one of the clock outputs from the PLL. However, if the PLL input is fed by a non-dedicated input
(using the GCLK network), the output clock may not be perfectly aligned with the input clock.
Altera Corporation
Clock Networks and PLLs in Cyclone V Devices
4-25
locked
CV-52004
2014.01.10
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