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參數(shù)資料
型號： 5CGXFC7C7U19C8NES
廠商： Altera
文件頁數(shù)： 215/1077頁
文件大?。?/td> 0K
描述： IC CYCLONE V FPGA 150K 484-UBGA
標準包裝： 84
系列： Cyclone® V GX
LAB/CLB數(shù)： 56415
邏輯元件/單元數(shù)： 149500
RAM 位總計： 6656000
輸入/輸出數(shù)： 240
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-FBGA
供應商設備封裝： 484-UBGA（19x19）
其它名稱： 544-2740
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If you do not turn on this option, you can monitor the nSTATUS pin to detect errors. To restart configuration,
pull the nCONFIG pin low for at least the duration of tCFG.
Related Information
Provides more information about tSTATUS and tCFG timing parameters.
Initialization
The initialization clock source is from the internal oscillator, CLKUSR pin, or DCLK pin. By default, the internal
oscillator is the clock source for initialization. If you use the internal oscillator, the Cyclone V device will be
provided with enough clock cycles for proper initialization.
If you use the optional CLKUSR pin as the initialization clock source and the nCONFIG pin is pulled
low to restart configuration during device initialization, ensure that the CLKUSR or DCLK pin continues
toggling until the nSTATUS pin goes low and then goes high again.
Note:
The CLKUSR pin provides you with the flexibility to synchronize initialization of multiple devices or to delay
initialization. Supplying a clock on the CLKUSR pin during initialization does not affect configuration. After
the CONF_DONE pin goes high, the CLKUSR or DCLK pin is enabled after the time specified by tCD2CU. When
this time period elapses, Cyclone V devices require a minimum number of clock cycles as specified by Tinit
to initialize properly and enter user mode as specified by the tCD2UMC parameter.
Related Information
Provides more information about tCD2CU, tinit, and tCD2UMC timing parameters, and initialization clock
source.
User Mode
You can enable the optional INIT_DONE pin to monitor the initialization stage. After the INIT_DONE pin is
pulled high, initialization completes and your design starts executing. The user I/O pins will then function
as specified by your design.
Device Configuration Pins
Configuration Pins Summary
The following table lists the Cyclone V configuration pins and their power supply.
The TDI, TMS, TCK, and TDO pins are powered by VCCPD of the bank in which the pin resides.
Note:
The CLKUSR, DEV_OE, DEV_CLRn, and DATA[15..5] pins are powered by VCCPGM during configuration
and by VCCIO of the bank in which the pin resides if you use it as a user I/O pin.
Note:
Configuration, Design Security, and Remote System Upgrades in Cyclone V Devices
Altera Corporation
CV-52007
Initialization
7-6
2014.01.10
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PDF描述
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5CGXFC7D6F27C7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC7D6F27C7NES 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC7D6F27I7 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
5CGXFC7D6F27I7N 功能描述:FPGA - 現(xiàn)場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數(shù)量: 邏輯塊數(shù)量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數(shù)量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256
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