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參數(shù)資料
型號(hào)： 5CGXFC7C7U19C8NES
廠商： Altera
文件頁(yè)數(shù)： 385/1077頁(yè)
文件大小： 0K
描述： IC CYCLONE V FPGA 150K 484-UBGA
標(biāo)準(zhǔn)包裝： 84
系列： Cyclone® V GX
LAB/CLB數(shù)： 56415
邏輯元件/單元數(shù)： 149500
RAM 位總計(jì)： 6656000
輸入/輸出數(shù)： 240
電源電壓： 1.07 V ~ 1.13 V
安裝類型： 表面貼裝
工作溫度： 0°C ~ 85°C
封裝/外殼： 484-FBGA
供應(yīng)商設(shè)備封裝： 484-UBGA（19x19）
其它名稱： 544-2740
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3. Deassert tx_digitalreset after a minimum duration of ttx_digitalreset, and after all the gating conditions
are removed:
pll_powerdown is deasserted
pll_locked is deasserted
Figure 3-6: Reset Sequence Timing Diagram for Transmitter using the User-Coded Reset Controller
during Device Operation
pll_locked
tx_digitalreset
tx_analogreset
pll_powerdown
t
pll_powerdown min 1 μs
t
tx_digitalreset min 20ns
1
2
3
1
t
pll_lock max 10 μs
tx_cal_busy
mgmt_rst_reset
1
Resetting the Receiver with the User-Coded Reset Controller during Device Power-Up
Configuration
Follow this reset sequence to ensure a reliable receiver initialization after the initial power-up.
The numbers in the following figure correspond to the following numbered list, which guides you through
the receiver reset sequence during device power-up.
1. Assert mgmt_rst_reset at power-up to start the calibration IPs. Hold mgmt_rst_reset active
for a minimum of two mgmt_clk_clock cycles. Hold rx_analogreset and rx_digitalreset
active at power-up to hold the receiver in reset. You can deassert them after all the gating conditions are
removed.
2. After the receiver calibration completes, the rx_cal_busy status is de-asserted.
3. Deassert rx_analogreset after a minimum duration of trx_analogreset after rx_cal_busy is deasserted.
4. rx_is_lockedtodata is a status signal from the receiver CDR indicating that the CDR is in the lock
to data (LTD) mode. Ensure rx_is_lockedtodata is asserted and stays asserted for a minimum
duration of tLTD before deasserting rx_digitalreset. If rx_is_lockedtodata is asserted and
toggles, you must wait another additional tLTD duration before deasserting rx_digitalreset.
5. Deassert rx_digitalreset after a minimum duration of tLTD after rx_is_lockedtodata stays
asserted. Ensure rx_analogreset and rx_cal_busy are deasserted before deasserting
rx_digitalreset
.
The receiver is now out of reset and ready for operation.
rx_is_lockedtodata
might toggle when there is no data at the receiver
input.
Note:
Altera Corporation
Transceiver Reset Control in Cyclone V Devices
3-9
Resetting the Receiver with the User-Coded Reset Controller during Device Power-Up Configuration
CV-53003
2013.05.06
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PDF描述
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