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Figure 4-19: Transceiver Channel Datapath for XAUI Configuration
Standard PCS in a low latency configuration is used in this configuration. Additionally, a portion of the PCS
is implemented in soft logic.
RX
Phase
Compensation
FIFO
TX
Phase
Compensation
FIFO
Byte
Deserializer
Byte
Serializer
Receiver Standard PCS
Receiver PMA
Deserializer
CDR
Transmitter Standard PCS
Channel 0
Channel 1
Channel 2
Channel 3
Transmitter PMA Ch0
Transmitter PMA Ch1
Transmitter PMA Ch2
Transmitter PMA Ch3
Serializer
tx_serial_data
rx_serial_data
8B/10B
Decoder
Rate
Match
FIFO
Deskew
FIFO
Word
Aligner
8B/10B
Encoder
16
20
16
20
10
Soft PCS
FPGA Fabric
Channel 3
Channel 2
Channel 1
Channel 0
XAUI Supported Features
64-Bit SDR Interface to the MAC/RS
Clause 46 of the IEEE 802.3-2008 specification defines the XGMII interface between the XAUI PCS and the
Ethernet MAC/RS. The specification requires each of the four XAUI lanes to transfer 8-bit data and 1-bit
wide control code at both the positive and negative edge (DDR) of the 156.25 MHz interface clock.
Cyclone V transceivers and soft PCS solution in a XAUI configuration do not support the XGMII interface
to the MAC/RS as defined in IEEE 802.3-2008 specification. Instead, they allow the transferring of 16-bit
data and 2-bit control code on each of the four XAUI lanes, only at the positive edge (SDR) of the 156.25
MHz interface clock
Altera Corporation
Transceiver Protocol Configurations in Cyclone V Devices
4-19
XAUI Supported Features
CV-53004
2013.10.17
相關PDF資料 |
PDF描述 |
|---|---|
| ASC12DTES | CONN EDGECARD 24POS .100 EYELET |
| AMC12DTES | CONN EDGECARD 24POS .100 EYELET |
| EP4CGX75DF27C6 | IC CYCLONE IV GX FPGA 75K 672FBG |
| ASM44DSEP-S243 | CONN EDGECARD 88POS .156 EYELET |
| AMM44DSEP-S243 | CONN EDGECARD 88POS .156 EYELET |
相關代理商/技術參數 |
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| 5CGXFC7D6F27C7N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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| 5CGXFC7D6F27I7 | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
| 5CGXFC7D6F27I7N | 功能描述:FPGA - 現場可編程門陣列 FPGA - Cyclone V GX 5648 LABs 336 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 柵極數量: 邏輯塊數量:943 內嵌式塊RAM - EBR:1956 kbit 輸入/輸出端數量:128 最大工作頻率:800 MHz 工作電源電壓:1.1 V 最大工作溫度:+ 70 C 安裝風格:SMD/SMT 封裝 / 箱體:FBGA-256 |
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