參數(shù)資料
型號(hào)： XRT74L73
廠商： Exar Corporation
英文描述： 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
中文描述： 三通道，自動(dòng)取款機(jī)統(tǒng)一/平價(jià)DS3/E3，界定控制器
文件頁(yè)數(shù)： 86/488頁(yè)
文件大?。?/td> 2829K
代理商： XRT74L73
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XRT74L73
3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
REV. P1.0.1
PRELIMINARY
87
Register, as depicted below.
The following table specifies the relationship between
the value of this bit and the number of octets/cell that
the Transmit UTOPIA Interface block will process.
Note: This selection applies to both the Transmit UTOPIA
and Receive UTOPIA interface blocks. Additionally, the
shaded selection reflects the default condition upon power
up or reset.
2.1.2.1.3Parity Checking and Handling of ATM
Cell Data received from the ATM
Layer Processor
The ATM Layer processor is expected to compute the
odd parity bit for all bytes or words that it intends to
write into the Transmit UTOPIA Interface block. The
ATM Layer processor is then expected to apply the
value of this parity bit to the TxUPrty input pin of the
UNI, while the corresponding byte (or word) is
present on the Transmit UTOPIA data bus. The
Transmit UTOPIA Interface block will independently
compute the odd parity of the contents on the Transmit
UTOPIA Data Bus. Afterwards, the Transmit UTOPIA
Interface block will compare its calculated value for
parity with that placed on the TxUPrty input pin (by
the ATM Layer processor). If these two values are
equal, then the byte (or word) of data will be pro-
cessed through the Transmit UTOPIA Interface block.
However, if these two parity values are not equal,
then the
“Detection of Parity Error (Transmit UTOPIA
Interface)” interrupt will occur, and the cell comprising
this errored byte (or word) will be (optionally) discard-
ed. The Transmit UTOPIA Interface block can be con-
figured to discard or retain this “errored” cell by writ-
ing the appropriate data to the Transmit UTOPIA In-
terrupt/Status Register (Address = 6Eh) as depicted
below.
If this bit is set to a “1”, then the Transmit UTOPIA In-
put Interface block will discard the errored cell. If this
bit-field to is set to “0”, then the Transmit UTOPIA In-
terface block will not discard the errored cell and this
cell will be written into the TxFIFO.
2.1.2.2Transmit UTOPIA FIFO Manager
The TxFIFO Manager has the following responsibilities.
Monitoring the fill level of the TxFIFO, and providing
the appropriate level of Flow Control of data
between the Transmit UTOPIA Interface block and
the ATM Layer processor.
UTOPIA Configuration Register: Address = 6Ah
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
Unused
Handshake Mode
M-PHY
CellOf52 Bytes
TFIFODepth[1, 0]
UtWidth16
RO
R/W
R/W
R/W
R/W
R/W
T
ABLE
4: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
3 (C
ELL
O
F
52B
YTES
)
WITHIN
THE
UTOPIA
C
ONFIGURATION
R
EGISTER
,
AND
THE
NUMBER
OF
OCTETS
PER
CELL
THAT
WILL
BE
PROCESSED
BY THE
T
RANSMIT
AND
R
ECEIVE
UTOPIA I
NTERFACE
BLOCKS
.
C
ELL
O
F
52 B
YTES
N
UMBER
OF
B
YTES
/C
ELLS
0
53 bytes when the UTOPIA Data Bus width is 8 bits.
54 bytes when the UTOPIA Data Bus width is 16 bits.
1
52 bytes, regardless of the configured width of the UTOPIA Data Bus
Transmit UTOPIA Interrupt/Status Register (Address = 6Eh)
B
IT
7
B
IT
6
B
IT
5
B
IT
4
B
IT
3
B
IT
2
B
IT
1
B
IT
0
TFIFO Reset
Discard Upon
PErr
TPerr IntEn
TFIFO
ErrIntEn
TCOCA IntEn
TPErr IntStat
TFIFO” Over-
Int Stat
TCOCA
IntStat
R/W
R/W
R/W
R/W
R/W
RUR
RUR
RUR
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PDF描述
XRT74L73IB 3 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
XRT74L74 4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
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XRT75L00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75L00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
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XRT74L74 制造商:EXAR 制造商全稱:EXAR 功能描述:4 CHANNEL, ATM UNI/PPP DS3/E3 FRAMING CONTROLLER
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XRT75L00 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH JITTER ATTENUATOR
XRT75L00D 制造商:EXAR 制造商全稱:EXAR 功能描述:E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
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