參數(shù)資料
型號： XRT72L53
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA272
封裝： 27 X 27 MM, PLASTIC, BGA-272
文件頁數(shù)： 9/488頁
文件大?。?/td> 5976K
代理商： XRT72L53
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á
XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
PRELIMINARY
REV. P1.1.6
VII
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 189
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ..................................................................... 189
4.2.4 The Transmit DS3 Framer Block ........................................................................................................... 189
Figure 64. A Simple Illustration of the Transmit DS3 Framer Block and the associated paths to other Func-
tional Blocks ........................................................................................................................................ 190
T
X
DS3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ........................................................................ 191
T
ABLE
28: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
7 (T
X
Y
ELLOW
A
LARM
)
WITHIN
THE
T
X
DS3 C
ON
-
FIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
B
LOCK
'
S
A
CTION
.......................... 191
T
ABLE
29: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
6 (T
X
X-B
ITS
)
WITHIN
THE
T
X
DS3 C
ONFIGURA
-
TION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
B
LOCK
'
S
A
CTION
..................................... 191
T
ABLE
30: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
5 (T
X
I
DLE
)
WITHIN
THE
T
X
DS3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
A
CTION
.......................................................... 192
T
ABLE
31: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
4 (T
X
AIS P
ATTERN
)
WITHIN
THE
T
X
DS3 C
ON
-
FIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
B
LOCK
'
S
A
CTION
.......................... 192
T
ABLE
32: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
3 (T
X
LOS)
WITHIN
THE
T
X
DS3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
DS3 F
RAMER
B
LOCK
'
S
A
CTION
............................................. 193
T
X
DS3 M-B
IT
M
ASK
R
EGISTER
, A
DDRESS
= 0
X
35 ............................................................................... 193
T
X
DS3 F-B
IT
M
ASK
1 R
EGISTER
, A
DDRESS
= 0
X
36 .............................................................................. 194
T
X
DS3 F-B
IT
M
ASK
2 R
EGISTER
, A
DDRESS
= 0
X
37 .............................................................................. 194
T
X
DS3 F-B
IT
M
ASK
3 R
EGISTER
, A
DDRESS
= 0
X
38 .............................................................................. 194
T
X
DS3 F-B
IT
M
ASK
4 R
EGISTER
, A
DDRESS
= 0
X
39 .............................................................................. 194
4.2.5 The Transmit DS3 Line Interface Block ................................................................................................. 194
Figure 65. Approach to Interfacing the XRT72L53 Framer IC to the XRT73L03 DS3/E3/STS-1 Transmitter
LIU (one channel shown) .................................................................................................................... 195
Figure 66. A Simple Illustration of the Transmit DS3 LIU Interface block .......................................... 196
Figure 67. The Behavior of TxPOS and TxNEG signals during data transmission while the Transmit DS3
LIU Interface is operating in the Unipolar Mode .................................................................................. 196
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 197
T
ABLE
33: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
*)
WITHIN
THE
UNI I/O C
ON
-
TROL
R
EGISTER
AND
THE
T
RANSMIT
DS3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
................................ 197
Figure 68. Illustration of AMI Line Code ............................................................................................. 198
Figure 69. Illustration of two examples of B3ZS Encoding ................................................................. 198
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 199
T
ABLE
34: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/B3ZS*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
I
-
POLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
DS3 LIU I
NTERFACE
B
LOCK
................................. 199
II/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) ......................................................................................... 199
T
ABLE
35: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
L
INE
C
LK
I
NV
)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
T
X
L
INE
C
LK
CLOCK
EDGE
THAT
T
X
POS
AND
T
X
NEG
ARE
UPDATED
ON
..................... 199
Figure 70. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG
are configured to be updated on the rising edge of TxLineClk ............................................................ 200
Figure 71. Waveform/Timing Relationship between TxLineClk, TxPOS and TxNEG - TxPOS and TxNEG
are configured to be updated on the falling edge of TxLineClk ........................................................... 200
4.2.6 Transmit Section Interrupt Processing .................................................................................................. 200
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ..................................................................... 201
T
RANSMIT
DS3 FEAC C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
31) .................................. 201
T
RANSMIT
DS3 FEAC C
ONFIGURATION
& S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
31) .................................. 202
T
X
DS3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ................................................... 202
T
X
DS3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ................................................... 203
4.3 T
HE
R
ECEIVE
S
ECTION
OF
THE
XRT72L53 (DS3 M
ODE
O
PERATION
) ................................................................. 203
Figure 72. A Simple Illustration of the Receive Section of the XRT72L53, when it has been configured to
operate in the DS3 Mode .................................................................................................................... 203
4.3.1 The Receive DS3 LIU Interface Block ................................................................................................... 203
Figure 73. A Simple Illustration of the Receive DS3 LIU Interface Block ........................................... 204
Figure 74. Behavior of the RxPOS, RxNEG and RxLineClk signals during data reception of Unipolar Data
204
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XRT72L53IB 制造商: 功能描述: 制造商:undefined 功能描述:
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