參數(shù)資料
型號： XRT72L53
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA272
封裝： 27 X 27 MM, PLASTIC, BGA-272
文件頁數(shù)： 7/488頁
文件大小： 5976K
代理商： XRT72L53
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á
XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
PRELIMINARY
REV. P1.1.6
V
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ..................................................................... 137
T
ABLE
10: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
DS3 A
PPLICATIONS
) ........................................... 137
T
ABLE
11: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
E3, ITU-T G.832 A
PPLICATIONS
) ....................... 138
T
ABLE
12: I
NTERRUPT
S
ERVICE
R
OUTINE
G
UIDE
(
FOR
E3, ITU-T G.751 A
PPLICATIONS
) ....................... 138
2.7.1 Automatic Reset of Interrupt Enable Bits .............................................................................................. 138
FRAMER
OPERATING
MODE
R
EGISTER
(A
DDRESS
= 0
X
00) ...................................................................... 139
2.7.2 One-Second Interrupts .......................................................................................................................... 139
2.8 I
NTERFACING
THE
FRAMER
TO
AN
INTEL
-
TYPE
MICROPROCESSOR
........................................................................ 139
T
ABLE
13: A
LTERNATE
F
UNCTIONS
OF
P
ORT
3 P
INS
............................................................................. 140
T
ABLE
14: I
NTERRUPT
S
ERVICE
R
OUTINE
L
OCATION
(
IN
C
ODE
M
EMORY
)
FOR
THE
INT0*
AND
INT1* I
NTERRUPT
I
NPUT
PINS
............................................................................................................................................ 141
Figure 37. Schematic depicting how to interface the XRT72L53 DS3/E3 Framer IC to the 8051 Microcon-
troller ................................................................................................................................................... 141
2.9 I
NTERFACING
THE
F
RAMER
IC
TO
A
M
OTOROLA
-
TYPE
M
ICROPROCESSOR
............................................................ 142
Figure 38. Schematic Depicting how to interface the XRT72L53 DS3/E3 Framer IC to the MC68000 Micro-
processor ............................................................................................................................................ 142
T
ABLE
15: A
UTO
-V
ECTOR
T
ABLE
FOR
THE
MC68000 M
ICROPROCESSOR
.............................................. 143
3.0 The Line Interface and scan section ................................................................................................ 143
Figure 39. Schematic Depicting how to interface the XRT72L53 DS3/E3 Framer IC to the XRT73L03 DS3/
E3/STS-1 LIU IC (one channel shown) ............................................................................................... 144
3.1 B
IT
-F
IELDS
WITHIN
THE
L
INE
I
NTERFACE
D
RIVE
R
EGISTER
.................................................................................. 144
LINE INTERFACE DRIVE R
EGISTER
(A
DDRESS
= 0
X
80) ..................................................................... 144
T
ABLE
16: T
HE
R
ELATIONSHIP
BETWEEN
THE
STATES
OF
RLOOP, LLOOP
AND
THE
RESULTING
LOOP
-
BACK
MODE
WITH
THE
XRT7300
DEVICE
.................................................................................................................. 146
3.2 B
IT
-F
IELDS
WITHIN
THE
L
INE
I
NTERFACE
S
CAN
R
EGISTER
................................................................................... 146
LINE INTERFACE
S
CAN R
EGISTER
(A
DDRESS
= 0
X
81) ...................................................................... 147
XRT72L53 CONFIGURATION ..................................................................................... 148
4.0 DS3 Operation of the XRT72L53 ...................................................................................................... 148
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 148
4.1 D
ESCRIPTION
OF
THE
DS3 F
RAMES
AND
A
SSOCIATED
O
VERHEAD
B
ITS
.............................................................. 148
Figure 40. DS3 Frame Format for C-bit Parity ................................................................................... 148
Figure 41. DS3 Frame Format for M13 .............................................................................................. 149
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 149
T
ABLE
17: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
2, (C-B
IT
P
ARITY
*/M13)
WITHIN
THE
F
RAMER
O
P
-
ERATING
M
ODE
R
EGISTER
AND
THE
RESULTING
DS3 F
RAMING
F
ORMAT
................................................. 150
T
ABLE
18: C-
BIT
F
UNCTIONS
FOR
THE
C-
BIT
P
ARITY
DS3 F
RAME
F
ORMAT
............................................ 150
4.1.1 Frame Synchronization Bits (Applies to both M13 and C-bit Parity Framing Formats) ......................... 150
4.1.2 Performance Monitoring/Error Detection Bits (Parity) .......................................................................... 151
4.1.3 Alarm and Signaling-Related Overhead Bits ......................................................................................... 151
Valid M-bits, F-bits, and P-bits ........................................................................................ 151
4.1.4 The Data Link Related Overhead Bits ................................................................................................... 152
4.2 T
HE
T
RANSMIT
S
ECTION
OF
THE
XRT72L53 (DS3 M
ODE
O
PERATION
) ............................................................... 152
Figure 42. A Simple Illustration of the Transmit Section, within the XRT72L53, when it has been configured
to operate in the DS3 Mode ................................................................................................................ 153
4.2.1 The Transmit Payload Data Input Interface Block ................................................................................. 153
Figure 43. A Simple Illustration of the Transmit Payload Data Input Interface Block ......................... 154
T
ABLE
19: L
ISTING
AND
D
ESCRIPTION
OF
THE
PINS
ASSOCIATED
WITH
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
N
-
TERFACE
............................................................................................................................................... 155
Figure 44. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input Inter-
face block (of the XRT72L53) for Mode 1(Serial/Loop-Timing) Operation .......................................... 157
Figure 45. Behavior of the Terminal Interface signals between the Transmit Payload Data Input Interface
block of the XRT72L53 and the Terminal Equipment (for Mode 1 Operation) .................................... 158
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 158
Figure 46. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input Inter-
face block of the XRT72L53 for Mode 2 (Serial/Local-Timed/Frame-Slave) Operation ...................... 159
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PDF描述
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參數(shù)描述
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XRT72L53-75L03PCI 功能描述:網(wǎng)絡控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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XRT72L53IB 制造商: 功能描述: 制造商:undefined 功能描述:
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