參數(shù)資料
型號： XRT72L53
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA272
封裝： 27 X 27 MM, PLASTIC, BGA-272
文件頁數(shù)： 20/488頁
文件大?。?/td> 5976K
代理商： XRT72L53
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XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.6
á
PRELIMINARY
XVIII
R
X
E3 LAPD S
TATUS
R
EGISTER
(A
DDRESS
= 0
X
19) .............................................................................. 430
Figure 201. Flow Chart depicting the Functionality of the LAPD Receiver ......................................... 431
Figure 202. Flow Chart depicting the Functionality of the LAPD Receiver (Continued) ..................... 432
6.3.4 The Receive Overhead Data Output Interface ...................................................................................... 432
Figure 203. A Simple Illustration of the Receive Overhead Output Interface block ............................ 432
Figure 204. Illustration of how to interface the Terminal Equipment to the Receive Overhead Data Output
Interface block (for Method 1). ............................................................................................................. 433
T
ABLE
88: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
................................................................................................................................. 434
T
ABLE
89: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
R
X
OHC
LK
, (
SINCE
R
X
O-
HF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
........................................................................................................................................................ 434
Figure 205. Illustration of the signals that are output via the Receive Overhead Output Interface (for Method
1). ........................................................................................................................................................ 436
T
ABLE
90: L
ISTING
AND
D
ESCRIPTION
OF
THE
P
IN
A
SSOCIATED
WITH
THE
R
ECEIVE
O
VERHEAD
D
ATA
O
UTPUT
I
NTERFACE
B
LOCK
(M
ETHOD
2) ............................................................................................................. 437
Figure 206. Illustration of how to interface the Terminal Equipment to the Receive Overhead Data Output
Interface block (for Method 2). ............................................................................................................. 438
T
ABLE
91: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
X
OHE
NABLE
OUTPUT
PULSES
(
SINCE
R
X
OHF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
OUTPUT
VIA
THE
R
X
OH
OUTPUT
PIN
...
438
Figure 207. Illustration of the signals that are output via the Receive Overhead Data Output Interface block
(for Method 2). ..................................................................................................................................... 441
6.3.5 The Receive Payload Data Output Interface ......................................................................................... 441
Figure 208. A Simple illustration of the Receive Payload Data Output Interface block ...................... 442
T
ABLE
92: L
ISTING
AND
D
ESCRIPTION
OF
THE
PIN
ASSOCIATED
WITH
THE
R
ECEIVE
P
AYLOAD
D
ATA
O
UTPUT
I
N
-
TERFACE
BLOCK
.................................................................................................................................... 443
Figure 209. Illustration of the Receive Payload Data Output Interface Block (of the XRT72L53 DS3/E3
Framer IC) being interfaced to the Receive Terminal Equipment (Serial Mode Operation) ................ 444
Figure 210. An Illustration of the behavior of the signals between the Receive Payload Data Output Inter-
face block of the XRT72L53 and the Terminal Equipment .................................................................. 445
Figure 211. Illustration of the XRT72L53 DS3/E3 Framer IC being interfaced to the Receive Section of the
Terminal Equipment (Nibble-Mode Operation) .................................................................................... 446
Figure 212. Illustration of the signals that are output via the Receive Overhead Data Output Interface block
(for Method 2). ..................................................................................................................................... 447
6.3.6 Receive Section Interrupt Processing ................................................................................................... 447
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ...................................................................... 448
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 448
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 449
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ......................................................... 449
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 450
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 450
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ......................................................... 450
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 451
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ......................................................... 451
R
X
E3 I
NTERRUPT
ENABLE R
EGISTER
- 1 (A
DDRESS
= 0
X
12) ................................................................ 452
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 452
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 452
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 453
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ......................................................... 453
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................. 453
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................. 454
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................. 454
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................. 455
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ......................................................... 455
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PDF描述
XRT72L54 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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參數(shù)描述
XRT72L53-75L03DPC 功能描述:網(wǎng)絡(luò)控制器與處理器 IC with T75L03D. RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
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XRT72L53ES-75L03D-PCI 功能描述:界面開發(fā)工具 Evaluation Board for XRT72L53 Series RoHS:否 制造商:Bourns 產(chǎn)品:Evaluation Boards 類型:RS-485 工具用于評估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V
XRT72L53ES-PCI 功能描述:網(wǎng)絡(luò)控制器與處理器 IC withT73LC03A+T71D03 RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53IB 制造商: 功能描述: 制造商:undefined 功能描述:
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