參數資料
型號： XRT72L53
廠商： EXAR CORP
元件分類： 數字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PBGA272
封裝： 27 X 27 MM, PLASTIC, BGA-272
文件頁數： 16/488頁
文件大?。?/td> 5976K
代理商： XRT72L53
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XRT72L53
THREE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
REV. P1.1.6
á
PRELIMINARY
XIV
Figure 150. Illustration of the Terminal Equipment being interfaced to the Receive Payload Data Input In-
terface Block of the XRT72L53 Framer IC (Serial Mode Operation) ................................................... 338
Figure 151. An Illustration of the behavior of the signals between the Receive Payload Data Output Inter-
face block of the XRT72L53 and the Terminal Equipment .................................................................. 339
Figure 152. Illustration of the XRT72L53 DS3/E3 Framer IC being interfaced to the Receive Section of the
Terminal Equipment (Nibble-Parallel Mode Operation) ....................................................................... 340
Figure 153. Illustration of the signals that are output via the Receive Payload Data Output Interface block
(for Nibble-Parallel Mode Operation). .................................................................................................. 341
5.3.6 Receive Section Interrupt Processing ................................................................................................... 341
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ...................................................................... 342
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 342
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 343
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) ....................................................... 343
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 344
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 344
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
2 (A
DDRESS
= 0
X
11) ......................................................... 344
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 345
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) ....................................................... 345
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 1 (A
DDRESS
= 0
X
12) .................................................................. 346
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) ....................................................... 346
R
X
E3 I
NTERRUPT
ENABLE R
EGISTER
- 1 (A
DDRESS
= 0
X
12) ................................................................ 347
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 1 (A
DDRESS
= 0
X
14) .................................................................. 347
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................. 348
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................. 348
R
X
E3 C
ONFIGURATION
& S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
11) ....................................................... 348
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................. 349
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................. 349
R
X
E3 I
NTERRUPT
E
NABLE
R
EGISTER
- 2 (A
DDRESS
= 0
X
13) .................................................................. 350
R
X
E3 I
NTERRUPT
S
TATUS
R
EGISTER
- 2 (A
DDRESS
= 0
X
15) .................................................................. 350
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ............................................................................ 350
R
X
E3 LAPD C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
18) ............................................................................ 351
6.0 E3/ITU-T G.832 Operation of the XRT72L53 ..................................................................................... 352
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 352
6.1 D
ESCRIPTION
OF
THE
E3, ITU-T G.832 F
RAMES
AND
A
SSOCIATED
O
VERHEAD
B
YTES
........................................ 352
Figure 154. Illustration of the E3, ITU-T G.832 Framing Format. ....................................................... 352
6.1.1 Definition of the Overhead Bytes ........................................................................................................... 352
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 353
T
ABLE
69: D
EFINITION
OF
THE
T
RAIL
T
RACE
B
UFFER
B
YTES
,
WITHIN
T
HE
E3, ITU-T G.832 F
RAMING
F
ORMAT
353
T
HE
M
AINTENANCE
AND
A
DAPTATION
(
MA
)
BYTE
FORMAT
........................................................................ 354
T
ABLE
70: A L
ISTING
OF
THE
V
ARIOUS
P
AYLOAD
T
YPE
V
ALUES
AND
THEIR
CORRESPONDING
M
EANING
... 355
6.2 T
HE
T
RANSMIT
S
ECTION
OF
THE
XRT72L53 (E3 M
ODE
O
PERATION
) .................................................................. 355
Figure 155. A Simple Illustration of the Transmit Section, within the XRT72L53, when it has been configured
to operate in the E3 Mode ................................................................................................................... 356
6.2.1 The Transmit Payload Data Input Interface Block ................................................................................. 356
Figure 156. A Simple Illustration of the Transmit Payload Data Input Interface Block ....................... 357
T
ABLE
71: L
ISTING
AND
D
ESCRIPTION
OF
THE
PINS
ASSOCIATED
WITH
THE
T
RANSMIT
P
AYLOAD
D
ATA
I
NPUT
I
N
-
TERFACE
............................................................................................................................................... 358
Figure 157. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L53 for Mode 1 (Serial/Loop-Timed) Operation ........................................ 360
Figure 158. Behavior of the Terminal Interface signals between the Transmit Payload Data Input Interface
block of the XRT72L53 and the Terminal Equipment (for Mode 1 Operation) .................................... 361
F
RAMER
O
PERATING
M
ODE
R
EGISTER
(A
DDRESS
= 0
X
00) ..................................................................... 361
Figure 159. Illustration of the Terminal Equipment being interfaced to the Transmit Payload Data Input In-
terface block of the XRT72L53 for Mode 2 (Serial/Local-Timed/Frame-Slave) Operation .................. 362
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PDF描述
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參數描述
XRT72L53-75L03DPC 功能描述:網絡控制器與處理器 IC with T75L03D. RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53-75L03PCI 功能描述:網絡控制器與處理器 IC with T75L03. RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53ES-75L03D-PCI 功能描述:界面開發(fā)工具 Evaluation Board for XRT72L53 Series RoHS:否 制造商:Bourns 產品:Evaluation Boards 類型:RS-485 工具用于評估:ADM3485E 接口類型:RS-485 工作電源電壓:3.3 V
XRT72L53ES-PCI 功能描述:網絡控制器與處理器 IC withT73LC03A+T71D03 RoHS:否 制造商:Micrel 產品:Controller Area Network (CAN) 收發(fā)器數量: 數據速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray
XRT72L53IB 制造商: 功能描述: 制造商:undefined 功能描述:
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