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參數(shù)資料
| 型號(hào)： | XRT72L50 |
| 廠商： | EXAR CORP |
| 元件分類(lèi)： | 數(shù)字傳輸電路 |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | DATACOM, FRAMER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁(yè)數(shù)： | 13/475頁(yè) |
| 文件大小： | 5760K |
| 代理商： | XRT72L50 |
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á
XRT72L50
SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER
PRELIMINARY
REV. P1.1.3
XI
T
ABLE
48: D
ESCRIPTION
OF
M
ETHOD
1 T
RANSMIT
O
VERHEAD
I
NPUT
I
NTERFACE
S
IGNALS
..................... 262
Figure 113. Illustration of the Terminal Equipment being interfaced to the Transmit Overhead Data Input
Interface (Method 1) ............................................................................................................................ 263
T
ABLE
49: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
R
ISING
C
LOCK
E
DGES
IN
T
X
OHC
LK
, (
SINCE
T
X
O-
HF
RAME
WAS
LAST
SAMPLED
"H
IGH
")
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
PROCESSED
................. 264
Figure 114. Illustration of the signal that must occur between the Terminal Equipment and the XRT72L50
in order to configure the XRT72L50 to transmit a Yellow Alarm to the remote terminal equipment ... 265
T
ABLE
50: D
ESCRIPTION
OF
M
ETHOD
2 T
RANSMIT
O
VERHEAD
I
NPUT
I
NTERFACE
S
IGNALS
..................... 266
Figure 115. Illustration of the Terminal Equipment being interfaced to the Transmit Overhead Data Input
Interface (Method 2) ............................................................................................................................ 267
T
ABLE
51: T
HE
R
ELATIONSHIP
BETWEEN
THE
N
UMBER
OF
T
X
OHE
NABLE
PULSES
(
SINCE
THE
LAST
OCCURRENCE
OF
THE
T
X
OHF
RAME
PULSE
)
TO
THE
E3 O
VERHEAD
B
IT
,
THAT
IS
BEING
PROCESSED
BY
THE
XRT72L50 268
Figure 116. Behavior of Transmit Overhead Data Input Interface signals between the XRT72L50 and the
Terminal Equipment (for Method 2) .................................................................................................... 269
5.2.3 The Transmit E3 HDLC Controller ........................................................................................................ 269
Figure 117. LAPD Message Frame Format ....................................................................................... 270
T
ABLE
52: T
HE
LAPD M
ESSAGE
T
YPE
AND
THE
C
ORRESPONDING
VALUE
OF
THE
F
IRST
B
YTE
,
WITHIN
THE
I
NFOR
-
MATION
P
AYLOAD
.................................................................................................................................. 270
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 271
T
RANSMIT
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) ..................................................... 271
T
ABLE
53: R
ELATIONSHIP
BETWEEN
T
X
LAPD M
SG
L
ENGTH
AND
THE
LAPD M
ESSAGE
S
IZE
.................. 272
T
X
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) ................................................................. 272
T
RANSMIT
E3 LAPD C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
33) ..................................................... 272
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ...................................................... 273
T
X
E3 LAPD S
TATUS
AND
I
NTERRUPT
R
EGISTER
(A
DDRESS
= 0
X
34) ...................................................... 273
Figure 118. Flow Chart Depicting how to use the LAPD Transmitter ................................................. 275
B
LOCK
I
NTERRUPT
E
NABLE
R
EGISTER
(A
DDRESS
= 0
X
04) ..................................................................... 276
5.2.4 The Transmit E3 Framer Block ............................................................................................................. 277
Figure 119. A Simple Illustration of the Transmit E3 Framer Block and the associated paths to other Func-
tional Blocks ........................................................................................................................................ 278
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 278
T
ABLE
54: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
2 (T
X
AIS E
NABLE
)
WITHIN
THE
T
X
E3 C
ONFIG
-
URATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
................................. 279
T
ABLE
55: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENTS
OF
B
IT
1 (T
X
LOS)
WITHIN
THE
T
X
E3 C
ONFIGURATION
R
EGISTER
,
AND
THE
RESULTING
T
RANSMIT
E3 F
RAMER
B
LOCK
'
S
A
CTION
............................................... 279
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 279
T
X
E3 S
ERVICE
B
ITS
R
EGISTER
(A
DDRESS
= 0
X
35) ................................................................................ 280
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 280
T
X
E3 C
ONFIGURATION
R
EGISTER
(A
DDRESS
= 0
X
30) ............................................................................ 281
T
X
E3 FAS E
RROR
M
ASK
R
EGISTER
- 0 (A
DDRESS
= 0
X
48) ................................................................... 281
T
X
E3 FAS E
RROR
M
ASK
R
EGISTER
- 1 (A
DDRESS
= 0
X
49) ................................................................... 281
T
X
E3 BIP-4 E
RROR
M
ASK
R
EGISTER
(A
DDRESS
= 0
X
4A) ...................................................................... 282
5.2.5 The Transmit E3 Line Interface Block ................................................................................................... 282
Figure 120. Approach to Interfacing the XRT72L50 Framer IC to the XRT73L00 DS3/E3/STS-1 LIU 282
Figure 121. A Simple Illustration of the Transmit E3 LIU Interface block ........................................... 283
Figure 122. The Behavior of TxPOS and TxNEG signals during data transmission while the Transmit DS3
LIU Interface is operating in the Unipolar Mode .................................................................................. 284
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 284
T
ABLE
56: T
HE
R
ELATIONSHIP
BETWEEN
THE
CONTENT
OF
B
IT
3 (U
NIPOLAR
/B
IPOLAR
*)
WITHIN
THE
UNI I/O C
ON
-
TROL
R
EGISTER
AND
THE
T
RANSMIT
E3 F
RAMER
L
INE
I
NTERFACE
O
UTPUT
M
ODE
.................................. 284
Figure 123. Illustration of AMI Line Code ........................................................................................... 285
Figure 124. Illustration of two examples of HDB3 Encoding .............................................................. 286
I/O C
ONTROL
R
EGISTER
(A
DDRESS
= 0
X
01) .......................................................................................... 286
T
ABLE
57: T
HE
R
ELATIONSHIP
BETWEEN
B
IT
4 (AMI/HDB3*)
WITHIN
THE
I/O C
ONTROL
R
EGISTER
AND
THE
B
I
-
POLAR
L
INE
C
ODE
THAT
IS
OUTPUT
BY
THE
T
RANSMIT
E3 LIU I
NTERFACE
B
LOCK
................................... 286
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| XRT72L50IQ | 制造商:EXAR 制造商全稱:EXAR 功能描述:SINGLE CHANNEL DS3/E3 FRAMER IC WITH HDLC CONTROLLER |
| XRT72L50IQ-F | 功能描述:網(wǎng)絡(luò)控制器與處理器 IC RoHS:否 制造商:Micrel 產(chǎn)品:Controller Area Network (CAN) 收發(fā)器數(shù)量: 數(shù)據(jù)速率: 電源電流（最大值）:595 mA 最大工作溫度:+ 85 C 安裝風(fēng)格:SMD/SMT 封裝 / 箱體:PBGA-400 封裝:Tray |
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