參數(shù)資料
型號(hào)： XRT7250IQ100
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁(yè)數(shù)： 344/463頁(yè)
文件大?。?/td> 5542K
代理商： XRT7250IQ100
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á
XRT7250
DS3/E3 FRAMER IC
REV. 1.1.1
389
6.3.1.2.3
Line Code Violations
The Receive E3 LIU Interface block will also check
the incoming E3 data stream for line code violations.
For example, when the Receive E3 LIU Interface
block detects a valid bipolar violation (e.g., in HDB3
line code), it will substitute four zeros into the binary
data stream. However, if the bipolar violation is in-
valid, then an LCV (Line Code Violation) is flagged
and the PMON LCV Event Count Register (Address =
0x50 and 0x51) will also be incremented. Additional-
ly, the LCV-One-Second Accumulation Registers
(Address = 0x6E and 0x6F) will be incremented. For
example: If the incoming E3 data is HDB3 encoded,
the Receive E3 LIU Interface block will also increment
the LCV One-Second Accumulation Register if three
(or more) consecutive zeros are received.
6.3.1.2.4
RxLineClk Clock Edge Selection
The incoming unipolar or bipolar data, applied to the
RxPOS and the RxNEG input pins are clocked into
the Receive E3 LIU Interface block via the RxLineClk
signal. The Framer IC allows the user to specify
which edge (e.g, rising or falling) of the RxLineClk
signal will sample and latch the signal at the RxPOS
and RxNEG input signals into the Framer IC. The us-
er can make this selection by writing the appropriate
data to bit 1 of the I/O Control Register, as depicted
below.
Table 84 depicts the relationship between the value of
this bit-field to the sampling clock edge of RxLineClk.
Figure 191 and Figure 192 present the Waveform and
Timing Relationships between RxLineClk, RxPOS
and RxNEG for each of these configurations.
II/O CONTROL REGISTER (ADDRESS = 0X01)
BIT 7BIT 6BIT 5BIT 4BIT 3BIT2
BIT 1BIT 0
Disable
TxLOC
LOC
Disable
RxLOC
AMI/ZeroSup*
Unipolar/
Bipolar*
TxLine CLK
Invert
RxLine CLK
Invert
Reframe
R/W
RO
R/W
1
0100
0
00
TABLE 84: THE RELATIONSHIP BETWEEN THE CONTENTS OF BIT 1 (RXLINECLK INV) OF THE I/O CONTROL REGISTER,
AND THE SAMPLING EDGE OF THE
RXLINECLK SIGNAL
RXCLKINV
(BIT 1)
RESULT
0
.Rising Edge:
RxPOS and RxNEG are sampled at the rising edge of RxLineClk. See Figure 191 for timing relationship
between RxLineClk, RxPOS, and RxNEG.
1
Falling Edge:
RxPOS and RxNEG are sampled at the falling edge of RxLineClk. See Figure 192 for timing relationship
between RxLineClk, RxPOS, and RxNEG.
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PDF描述
XRT7250 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
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XRT75VL00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
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