參數(shù)資料
型號(hào)： XRT7250IQ100
廠商： EXAR CORP
元件分類： 數(shù)字傳輸電路
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： DATACOM, FRAMER, PQFP100
封裝： 14 X 20 MM, PLASTIC, QFP-100
文件頁(yè)數(shù)： 336/463頁(yè)
文件大?。?/td> 5542K
代理商： XRT7250IQ100
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á
XRT7250
DS3/E3 FRAMER IC
REV. 1.1.1
381
Table 81 relates the content of this bit-field to the Bi-
polar Line Code which E3 Data will be transmitted
and received at.
NOTES:
1. This bit is ignored if the Unipolar mode is selected.
2. This selection also effects the operation of the
Receive E3 LIU Interface block
6.2.5.2
TxLineClk Clock Edge Selection
The Framer also allows the user to specify whether
the E3 output data (via TxPOS and/or TxNEG output
pins) is to be updated on the rising or falling edges of
the TxLineClk signal. This selection is made by writ-
ing to bit 2 of the I/O Control Register, as depicted be-
low.
Table 82 relates the contents of this bit field to the
clock edge of TxClk that E3 Data is output on the Tx-
POS and/or TxNEG output pins.
NOTE: The user will typically make the selection based
upon the set-up and hold time requirements of the Transmit
LIU IC.
I/O CONTROL REGISTER (ADDRESS = 0X01)
BIT 7BIT 6BIT 5
BIT 4BIT 3BIT2BIT 1BIT 0
Disable TxLOC
LOC
Disable
RxLOC
AMI/ZeroSup*
Unipolar/
Bipolar*
TxLine CLK
Invert
RxLine CLK
Invert
Reframe
R/W
RO
R/W
R/WR/W
R/W
10
1
00
000
TABLE 81: THE RELATIONSHIP BETWEEN BIT 4 (AMI/
HDB3*) WITHIN THE I/O CONTROL REGISTER AND THE
BIPOLAR LINE CODE THAT IS OUTPUT BY THE TRANSMIT
E3 LIU INTERFACE BLOCK
BIT 4BIPOLAR LINE CODE
0
HDB3
1AMI
II/O CONTROL REGISTER (ADDRESS = 0X01)
BIT 7BIT 6BIT 5BIT 4BIT 3
BIT2BIT 1BIT 0
Disable TxLOC
LOC
Disable
RxLOC
AMI/ZeroSup*
Unipolar/
Bipolar*
TxLine CLK
Invert
RxLine CLK
Invert
Reframe
R/W
RO
R/W
1
0100
000
TABLE 82: THE RELATIONSHIP BETWEEN THE CONTENTS OF BIT 2 (TXLINECLK INV) WITHIN THE I/O CONTROL
REGISTER AND THE TXLINECLK CLOCK EDGE THAT TXPOS AND TXNEG ARE UPDATED ON
BIT 2RESULT
0
Rising Edge:
Outputs on TxPOS and/or TxNEG are updated on the rising edge of TxLineClk.
See Figure 183 for timing relationship between TxLineClk, TxPOS and TxNEG signals, for this selection.
1
Falling Edge:
Outputs on TxPOS and/or TxNEG are updated on the falling edge of TxLineClk.
See Figure 184 for timing relationship between TxLineClk, TxPOS and TxNEG signals, for this selection.
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PDF描述
XRT7250 Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
XRT75VL00DIV E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT75VL00D E3/DS3/STS-1 LINE INTERFACE UNIT WITH SONET DESYNCHRONIZER
XRT83SL34IV QUAD T1/E1/J1 SH TRANSCEIVER WITH CLOCK RECOVERY AND JITTER ATTENUATOR
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XR-T7288 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface
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XR-T7288IP 制造商:EXAR 制造商全稱:EXAR 功能描述:CEPT1 Line Interface
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