參數(shù)資料
型號(hào)： XCV2000E-7FG680I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 215/233頁(yè)
文件大小： 0K
描述： IC FPGA 1.8V I-TEMP 680-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 9600
邏輯元件/單元數(shù)： 43200
RAM 位總計(jì)： 655360
輸入/輸出數(shù)： 512
門數(shù)： 2541952
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 680-LBGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 680-FBGA（40x40）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
Module 3 of 4
DS022-3 (v3.0) March 21, 2014
22
Production Product Specification
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
DLL Timing Parameters
All devices are 100 percent functionally tested. Because of the difficulty in directly measuring many internal timing
parameters, those parameters are derived from benchmark timing patterns. The following guidelines reflect worst-case
values across the recommended operating conditions.
Description
Symbol
F
CLKIN
Speed Grade
Units
-8
-7
-6
Min
Max
Min
Max
Min
Max
Input Clock Frequency (CLKDLLHF)
FCLKINHF
60
350
60
320
60
275
MHz
Input Clock Frequency (CLKDLL)
FCLKINLF
25
160
25
160
25
135
MHz
Input Clock Low/High Pulse Width
TDLLPW
≥2 5 MHz
5.0
ns
≥ 50 MHz
3.0
ns
≥100 MHz
2.4
ns
≥ 150
MHz
2.0
ns
≥ 200
MHz
1.8
ns
≥ 250
MHz
1.5
ns
≥ 300
MHz
1.3
NA
ns
Figure 4: DLL Timing Waveforms
TCLKIN
TCLKIN + TIPTOL
Period Tolerance: the allowed input clock period change in nanoseconds.
Output Jitter: the difference between an ideal
reference clock edge and the actual design.
_
ds022_24_091200
Ideal Period
Actual Period
+
Jitter
+/- Jitter
+ Maximum
Phase Difference
Phase Offset and Maximum Phase Difference
+ Phase Offset
相關(guān)PDF資料
PDF描述
AYM43DTMH CONN EDGECARD 86POS R/A .156 SLD
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