參數(shù)資料
型號： XCV2000E-7FG680I
廠商： Xilinx Inc
文件頁數(shù)： 101/233頁
文件大?。?/td> 0K
描述： IC FPGA 1.8V I-TEMP 680-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標(biāo)準(zhǔn)包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 9600
邏輯元件/單元數(shù)： 43200
RAM 位總計： 655360
輸入/輸出數(shù)： 512
門數(shù)： 2541952
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 680-LBGA 裸露焊盤
供應(yīng)商設(shè)備封裝： 680-FBGA（40x40）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
13
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Table 9 lists the total number of bits required to configure
each device.
Slave-Serial Mode
In slave-serial mode, the FPGA receives configuration data
in bit-serial form from a serial PROM or other source of
serial configuration data. The serial bitstream must be set
up at the DIN input pin a short time before each rising edge
of an externally generated CCLK.
For more detailed information on serial PROMs, see the
PROM data sheet at ds026.pdf.
Multiple FPGAs can be daisy-chained for configuration from a
single source. After a particular FPGA has been configured,
the data for the next device is routed to the DOUT pin. The
maximum capacity for a single LOUT/DOUT write is 220-1
(1,048,575) 32-bit words, or 33,554,4000 bits. The data on the
DOUT pin changes on the rising edge of CCLK.
The change of DOUT on the rising edge of CCLK differs
from previous families, but does not cause a problem for
mixed configuration chains. This change was made to
improve serial configuration rates for Virtex and Virtex-E
only chains.
Figure 13 shows a full master/slave system. A Virtex-E
device in slave-serial mode should be connected as shown
in the right-most device.
Slave-serial mode is selected by applying <111> or <011> to
the mode pins (M2, M1, M0). A weak pull-up on the mode pins
makes slave serial the default mode if the pins are left uncon-
nected. However, it is recommended to drive the configura-
tion mode pins externally. Figure 14 shows slave-serial
mode programming switching characteristics.
Table 10 provides more detail about the characteristics
shown in Figure 14. Configuration must be delayed until the
INIT pins of all daisy-chained FPGAs are High.
Table 9: Virtex-E Bitstream Lengths
Device
# of Configuration Bits
XCV50E
630,048
XCV100E
863,840
XCV200E
1,442,016
XCV300E
1, 875,648
XCV400E
2,693,440
XCV600E
3,961,632
XCV1000E
6,587,520
XCV1600E
8,308,992
XCV2000E
10,159,648
XCV2600E
12,922,336
XCV3200E
16,283,712
Table 10: Master/Slave Serial Mode Programming Switching
Description
Figure
References
Symbol
Values
Units
CCLK
DIN setup/hold, slave mode
1/2
TDCC/TCCD
5.0 / 0.0
ns, min
DIN setup/hold, master mode
1/2
TDSCK/TCKDS
5.0 / 0.0
ns, min
DOUT
3TCCO
12.0
ns, max
High time
4TCCH
5.0
ns, min
Low time
5TCCL
5.0
ns, min
Maximum Frequency
FCC
66
MHz, max
Frequency Tolerance, master mode with respect to nominal
+45% –30%
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PDF描述
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