參數(shù)資料
型號： XCV2000E-7FG680I
廠商： Xilinx Inc
文件頁數(shù)： 174/233頁
文件大?。?/td> 0K
描述： IC FPGA 1.8V I-TEMP 680-FBGA
產(chǎn)品變化通告： FPGA Family Discontinuation 18/Apr/2011
標準包裝： 1
系列： Virtex®-E
LAB/CLB數(shù)： 9600
邏輯元件/單元數(shù)： 43200
RAM 位總計： 655360
輸入/輸出數(shù)： 512
門數(shù)： 2541952
電源電壓： 1.71 V ~ 1.89 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 680-LBGA 裸露焊盤
供應商設備封裝： 680-FBGA（40x40）
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Virtex-E 1.8 V Field Programmable Gate Arrays
R
DS022-2 (v3.0) March 21, 2014
Module 2 of 4
Production Product Specification
39
— OBSOLETE — OBSOLETE — OBSOLETE — OBSOLETE —
Input termination techniques include the following.
None
Parallel (Shunt)
These termination techniques can be applied in any combi-
nation. A generic example of each combination of termina-
tion methods appears in Figure 43.
Simultaneous Switching Guidelines
Ground bounce can occur with high-speed digital ICs when
multiple outputs change states simultaneously, causing
undesired transient behavior on an output, or in the internal
logic. This problem is also referred to as the Simultaneous
Switching Output (SSO) problem.
Ground bounce is primarily due to current changes in the
combined inductance of ground pins, bond wires, and
ground metallization. The IC internal ground level deviates
from the external system ground level for a short duration (a
few nanoseconds) after multiple outputs change state
simultaneously.
Ground bounce affects stable Low outputs and all inputs
because they interpret the incoming signal by comparing it
to the internal ground. If the ground bounce amplitude
exceeds the actual instantaneous noise margin, then a
non-changing input can be interpreted as a short pulse with
a polarity opposite to the ground bounce.
Table 21 provides guidelines for the maximum number of
simultaneously
switching
outputs
allowed
per
output
power/ground pair to avoid the effects of ground bounce. See
Table 22 for the number of effective output power/ground pairs
for each Virtex-E device and package combination.
Figure 43: Overview of Standard Input and Output
Termination Methods
x133_07_111699
Unterminated
Double Parallel Terminated
Series-Parallel Terminated Output
Driving a Parallel Terminated Input
V
TT
V
TT
V
REF
Series Terminated Output Driving
a Parallel Terminated Input
V
TT
V
REF
Unterminated Output Driving
a Parallel Terminated Input
V
TT
V
REF
V
TT
V
TT
V
REF
Series Terminated Output
V
REF
Z=50
Table 21: Guidelines for Max Number of Simultaneously Switching Outputs per Power/Ground Pair
Standard
Package
BGA, CS, FGA
HQ
PQ, TQ
LVTTL Slow Slew Rate, 2 mA drive
68
49
36
LVTTL Slow Slew Rate, 4 mA drive
41
31
20
LVTTL Slow Slew Rate, 6 mA drive
29
22
15
LVTTL Slow Slew Rate, 8 mA drive
22
17
12
LVTTL Slow Slew Rate, 12 mA drive
17
12
9
LVTTL Slow Slew Rate, 16 mA drive
14
10
7
LVTTL Slow Slew Rate, 24 mA drive
9
7
5
LVTTL Fast Slew Rate, 2 mA drive
40
29
21
LVTTL Fast Slew Rate, 4 mA drive
24
18
12
LVTTL Fast Slew Rate, 6 mA drive
17
13
9
LVTTL Fast Slew Rate, 8 mA drive
13
10
7
LVTTL Fast Slew Rate, 12 mA drive
10
7
5
LVTTL Fast Slew Rate, 16 mA drive
8
6
4
LVTTL Fast Slew Rate, 24 mA drive
5
4
3
LVCMOS
10
7
5
PCI
8
6
4
GTL
4
GTL+
4
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