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參數(shù)資料
| 型號： | XC6VCX130T-2FFG784I |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 30/52頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA VIRTEX 6 128K 784FFGBGA |
| 產(chǎn)品培訓模塊： | Virtex-6 FPGA Overview |
| 產(chǎn)品變化通告： | Virtex-6 FIFO Input Logic Reset 18/Apr/2011 |
| 標準包裝： | 1 |
| 系列： | Virtex® 6 CXT |
| LAB/CLB數(shù)： | 10000 |
| 邏輯元件/單元數(shù)： | 128000 |
| RAM 位總計： | 9732096 |
| 輸入/輸出數(shù)： | 400 |
| 電源電壓： | 0.95 V ~ 1.05 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | -40°C ~ 100°C |
| 封裝/外殼： | 784-BBGA，F(xiàn)CBGA |
| 供應商設備封裝： | 784-FCBGA |
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Virtex-6 CXT Family Data Sheet
DS153 (v1.6) February 11, 2011
Product Specification
36
CLB Distributed RAM Switching Characteristics (SLICEM Only)
CLB Shift Register Switching Characteristics (SLICEM Only)
Table 48: CLB Distributed RAM Switching Characteristics
Symbol
Description
Speed Grade
Units
-2
-1
Sequential Delays
TSHCKO
Clock to A – B outputs
1.36
1.56
ns, Max
TSHCKO_1
Clock to AMUX – BMUX outputs
1.71
1.96
ns, Max
Setup and Hold Times Before/After Clock CLK
TDS/TDH
A – D inputs to CLK
0.88/0.22
1.01/0.26
ns, Min
TAS/TAH
Address An inputs to clock
0.27/0.70
0.31/0.80
ns, Min
TWS/TWH
WE input to clock
0.40/–0.01
0.46/0.00
ns, Min
TCECK/TCKCE
CE input to CLK
0.41/–0.02
0.48/–0.01
ns, Min
Clock CLK
TMPW
Minimum pulse width
1.00
1.15
ns, Min
TMCP
Minimum clock period
2.00
2.30
ns, Min
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values cannot be guaranteed “best-case”, but if a “0” is
listed, there is no positive hold time.
2.
TSHCKO also represents the CLK to XMUX output. Refer to the TRACE report for the CLK to XMUX path.
Table 49: CLB Shift Register Switching Characteristics
Symbol
Description
Speed Grade
Units
-2
-1
Sequential Delays
TREG
Clock to A – D outputs
1.58
1.82
ns, Max
TREG_MUX
Clock to AMUX – DMUX output
1.93
2.22
ns, Max
TREG_M31
Clock to DMUX output via M31 output
1.55
1.78
ns, Max
Setup and Hold Times Before/After Clock CLK
TWS/TWH
WE input
0.09/–0.01
0.10/0.00
ns, Min
TCECK/TCKCE
CE input to CLK
0.10/–0.02
0.11/–0.01
ns, Min
TDS/TDH
A – D inputs to CLK
0.94/0.24
1.08/0.28
ns, Min
Clock CLK
TMPW
Minimum pulse width
0.85
0.98
ns, Min
Notes:
1.
A Zero “0” Hold Time listing indicates no hold time or a negative hold time. Negative values cannot be guaranteed “best-case”, but if a “0” is
listed, there is no positive hold time.
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