參數(shù)資料
型號： XC3SD3400A-4CSG484LI
廠商： Xilinx Inc
文件頁數(shù)： 72/101頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3 DSP 484CSGBGA
標(biāo)準(zhǔn)包裝： 84
系列： Spartan®-3A DSP
LAB/CLB數(shù)： 5968
邏輯元件/單元數(shù)： 53712
RAM 位總計： 2322432
輸入/輸出數(shù)： 309
門數(shù)： 3400000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 484-FBGA，CSPBGA
供應(yīng)商設(shè)備封裝： 484-CSPBGA
其它名稱： 122-1723
XC3SD3400A-4CSG484LI-ND
Spartan-3A DSP FPGA Family: Pinout Descriptions
DS610 (v3.0) October 4, 2010
Product Specification
72
User I/Os by Bank
Table 64 and Table 65 indicates how the user-I/O pins are distributed between the four I/O banks on the CS484 package.
The AWAKE pin is counted as a dual-purpose I/O.
Footprint Migration Differences
There are no migration footprint differences between the XC3SD1800A and the XC3SD3400A in the CS484 package.
Table 64: User I/Os Per Bank for the XC3SD1800A in the CS484 Package
Package
Edge
I/O Bank
Maximum I/Os
and
Input-Only
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF(1)
CLK
Top
0
77
49
13
1
6
8
Right
1
78
23
9
30
8
Bottom
2
76
33
6
21
8
Left
3
78
51
13
0
6
8
TOTAL
309
156
41
52
28
32
Notes:
1.
19 VREF are on INPUT pins.
Table 65: User I/Os Per Bank for the XC3SD3400A in the CS484 Package
Package
Edge
I/O Bank
Maximum I/O
and
Input-Only
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF(1)
CLK
Top
0
77
49
13
1
6
8
Right
1
78
23
9
30
8
Bottom
2
76
33
6
21
8
Left
3
78
51
13
0
6
8
TOTAL
309
156
41
52
28
32
Notes:
1.
19 VREF are on INPUT pins.
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PDF描述
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