參數(shù)資料
型號： XC3S250E-4TQG144I
廠商： Xilinx Inc
文件頁數(shù)： 54/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN-3E 250K 144-TQFP
標準包裝： 60
系列： Spartan®-3E
LAB/CLB數(shù)： 612
邏輯元件/單元數(shù)： 5508
RAM 位總計： 221184
輸入/輸出數(shù)： 108
門數(shù)： 250000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應商設備封裝： 144-TQFP（20x20）
配用： 813-1009-ND - MODULE USB-TO-FPGA TOOL W/MANUAL
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Spartan-3E FPGA Family: DC and Switching Characteristics
DS312 (v4.1) July 19, 2013
Product Specification
147
Master Serial and Slave Serial Mode Timing
X-Ref Target - Figure 74
Figure 74: Waveforms for Master Serial and Slave Serial Configuration
Table 116: Timing for the Master Serial and Slave Serial Configuration Modes
Symbol
Description
Slave/
Master
All Speed Grades
Units
Min
Max
Clock-to-Output Times
TCCO
The time from the falling transition on the CCLK pin to data appearing at the
DOUT pin
Both
1.5
10.0
ns
Setup Times
TDCC
The time from the setup of data at the DIN pin to the active edge of the
CCLK pin
Both
11.0
-ns
Hold Times
TCCD
The time from the active edge of the CCLK pin to the point when data is last
held at the DIN pin
Both
0
-ns
Clock Timing
TCCH
High pulse width at the CCLK input pin
Master
Slave
TCCL
Low pulse width at the CCLK input pin
Master
Slave
FCCSER
Frequency of the clock signal at the
CCLK input pin
No bitstream compression
Slave
0
66(2)
MHz
With bitstream compression
0
20
MHz
Notes:
1.
The numbers in this table are based on the operating conditions set forth in Table 77.
2.
For serial configuration with a daisy-chain of multiple FPGAs, the maximum limit is 25 MHz.
DS312-3_05_103105
Bit 0
Bit 1
Bit n
Bit n+1
Bit n-64
Bit n-63
1/F
CCSER
T
SCCL
T
DCC
T
CCD
T
SCCH
T
CCO
PROG_B
(Input)
DIN
(Input)
DOUT
(Output)
(Open-Drain)
INIT_B
(Input/Output)
CCLK
T
MCCL
T
MCCH
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