參數(shù)資料
型號(hào)： XC3S250E-4TQ144I
廠商： Xilinx Inc
文件頁數(shù)： 88/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 144TQFP
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3E
LAB/CLB數(shù)： 612
邏輯元件/單元數(shù)： 5508
RAM 位總計(jì)： 221184
輸入/輸出數(shù)： 108
門數(shù)： 250000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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Spartan-3E FPGA Family: Pinout Descriptions
DS312 (v4.1) July 19, 2013
Product Specification
178
User I/Os by Bank
Table 138 and Table 139 indicate how the 108 available
user-I/O pins are distributed between the four I/O banks on
the TQ144 package.
Footprint Migration Differences
Table 140 summarizes any footprint and functionality
differences between the XC3S100E and the XC3S250E
FPGAs that may affect easy migration between devices.
There are four such pins. All other pins not listed in
Table 140 unconditionally migrate between Spartan-3E
devices available in the TQ144 package.
The arrows indicate the direction for easy migration. For
example, a left-facing arrow indicates that the pin on the
XC3S250E unconditionally migrates to the pin on the
XC3S100E. It may be possible to migrate the opposite
direction depending on the I/O configuration. For example,
an I/O pin (Type = I/O) can migrate to an input-only pin
(Type = INPUT) if the I/O pin is configured as an input.
Table 138: User I/Os Per Bank for the XC3S100E in the TQ144 Package
Package
Edge
I/O Bank
Maximum I/O
All Possible I/O Pins by Type
I/O
INPUT
DUAL
VREF(1)
Top
0
26
9
6
1
2
8
Right
1
28
0
5
21
2
Bottom
2
26
0
4
20
2
Left
3
28
13
4
0
3
8
TOTAL
108
22
19
42
9
16
Notes:
1.
Some VREF and CLK pins are on INPUT pins.
2.
The eight global clock pins in this bank have optional functionality during configuration and are counted in the DUAL column.
Table 139: User I/Os Per Bank for the XC3S250E in TQ144 Package
Package
Edge
I/O Bank
Maximum I/O
All Possible I/O Pins by Type
I/O
INPUT
DUAL
Top
0
26
9
6
1
2
8
Right
1
28
0
5
21
2
Bottom
2
26
0
4
20
2
Left
3
28
11
6
0
3
8
TOTAL
108
20
21
42
9
16
Notes:
1.
Some VREF and CLK pins are on INPUT pins.
2.
The eight global clock pins in this bank have optional functionality during configuration and are counted in the DUAL column.
Table 140: TQ144 Footprint Migration Differences
TQ144 Pin
Bank
XC3S100E Type
Migration
XC3S250E Type
P10
3
I/O
INPUT
P29
3
I/O
INPUT
P31
3
VREF(INPUT)
VREF(I/O)
P66
2
VREF(INPUT)
VREF(I/O)
DIFFERENCES
4
Legend:
This pin can unconditionally migrate from the device on the left to the device on the right. Migration in the other direction may
be possible depending on how the pin is configured for the device on the right.
This pin can unconditionally migrate from the device on the right to the device on the left. Migration in the other direction may
be possible depending on how the pin is configured for the device on the left.
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PDF描述
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