參數(shù)資料
型號： XC3S250E-4TQ144I
廠商： Xilinx Inc
文件頁數(shù)： 3/227頁
文件大小： 0K
描述： IC FPGA SPARTAN 3E 144TQFP
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3E
LAB/CLB數(shù)： 612
邏輯元件/單元數(shù)： 5508
RAM 位總計： 221184
輸入/輸出數(shù)： 108
門數(shù)： 250000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
100
JTAG Mode
For additional information, refer to the “JTAG Configuration
Mode and Boundary-Scan” chapter in UG332.
The Spartan-3E FPGA has a dedicated four-wire IEEE
1149.1/1532 JTAG port that is always available any time the
FPGA is powered and regardless of the mode pin settings.
However, when the FPGA mode pins are set for JTAG mode
(M[2:0] = <1:0:1>), the FPGA waits to be configured via the
JTAG port after a power-on event or when PROG_B is
asserted. Selecting the JTAG mode simply disables the
other configuration modes. No other pins are required as
part of the configuration interface.
Figure 65 illustrates a JTAG-only configuration interface.
The JTAG interface is easily cascaded to any number of
FPGAs by connecting the TDO output of one device to the
TDI input of the next device in the chain. The TDO output of
the last device in the chain loops back to the port connector.
Design Note
If using software versions prior to ISE 9.1.01i, avoid
configuring the FPGA using JTAG if...
the mode pins are set for a Master mode
the attached Master mode PROM contains a valid
FPGA configuration bitstream.
The FPGA bitstream may be corrupted and the DONE pin
may go High. The following Answer Record contains
additional information.
X-Ref Target - Figure 64
Figure 64: Daisy-Chaining using Slave Serial Mode
+2.5V
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
+2.5V
VCCO_2
INIT_B
PROG_B
DONE
GND
+1.2V
HSWAP
VCCO_0
P
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
DIN
DOUT
VCCO_2
INIT_B
PROG_B
DONE
GND
+1.2V
M2
M1
‘1’
M0
HSWAP
VCCO_0
P
VCCO_2
+2.5V
‘1’
VCCO_0
4.
7k
Ω
+2.5V
JTAG
CCLK
INIT_B
DONE
PROG_B
TCK
TMS
PROG_B
Recommend
open-drain
driver
VCCO_0
TDI
TMS
TCK
TDO
M2
M1
‘1’
M0
‘1’
DOUT
Spartan-3E
FPGA
Spartan-3E
FPGA
DOUT
CCLK
33
0Ω
DIN
CCLK
V
Slave
Serial
Mode
Slave
Serial
Mode
4.
7k
Ω
V
CLOCK
SERIAL_OUT
PROG_B
INIT_B
DONE
V
VCC
GND
Configuration
Memory
Source
Internal memory
Disk drive
Over network
Over RF link
Intelligent
Download Host
Microcontroller
Processor
Tester
Computer
DS312-2_55_082009
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PDF描述
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