參數(shù)資料
型號(hào)： XC3S250E-4TQ144I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 158/227頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 144TQFP
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3E
LAB/CLB數(shù)： 612
邏輯元件/單元數(shù)： 5508
RAM 位總計(jì)： 221184
輸入/輸出數(shù)： 108
門數(shù)： 250000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
36
If the data bus width of Port A differs from that of Port B, the
block RAM automatically performs a bus-matching function
as described in Figure 31. When data is written to a port
with a narrow bus and then read from a port with a wide bus,
the latter port effectively combines “narrow” words to form
“wide” words. Similarly, when data is written into a port with
a wide bus and then read from a port with a narrow bus, the
latter port divides “wide” words to form “narrow” words.
Parity bits are not available if the data port width is
configured as x4, x2, or x1. For example, if a x36 data word
(32 data, 4 parity) is addressed as two x18 halfwords (16
data, 2 parity), the parity bits associated with each data byte
are mapped within the block RAM to the appropriate parity
bits. The same effect happens when the x36 data word is
mapped as four x9 words.
Table 22: Port Aspect Ratios
Total Data
Path Width
(w bits)
DI/DO Data
Bus Width
DIP/DOP
Parity Bus
Width (p bits)
ADDR
Bus Width
DI/DO
[w-p-1:0]
DIP/DOP
[p-1:0]
ADDR
[r-1:0]
No. of
Addressable
Locations (n)(3)
Block RAM
Capacity
1
0
14
[0:0]
-
[13:0]
16,384
2
0
13
[1:0]
-
[12:0]
8,192
16,384
4
0
12
[3:0]
-
[11:0]
4,096
16,384
9
8
1
11
[7:0]
[0:0]
[10:0]
2,048
18,432
18
16
2
10
[15:0]
[1:0]
[9:0]
1,024
18,432
36
32
4
9
[31:0]
[3:0]
[8:0]
512
18,432
Notes:
1.
The width of the total data path (w) is the sum of the DI/DO bus width (w-p) and any parity bits (p).
2.
The width selection made for the DI/DO bus determines the number of address lines (r) according to the relationship expressed as:
r = 14 – [log(w–p)/log9(2)].
3.
The number of address lines delimits the total number (n) of addressable locations or depth according to the following equation: n = 2r.
4.
The product of w and n yields the total block RAM capacity.
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PDF描述
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XC3S250E-4TQG144I 功能描述:IC FPGA SPARTAN-3E 250K 144-TQFP RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3E 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
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