參數(shù)資料
型號： XC3S250E-4TQ144I
廠商： Xilinx Inc
文件頁數(shù)： 220/227頁
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3E 144TQFP
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3E
LAB/CLB數(shù)： 612
邏輯元件/單元數(shù)： 5508
RAM 位總計： 221184
輸入/輸出數(shù)： 108
門數(shù)： 250000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
92
Stepping 0 Limitations when Reprogramming via
JTAG if FPGA Set for BPI Configuration
The FPGA can always be reprogrammed via the JTAG port,
regardless of the mode pin (M[2:0]) settings. However,
Stepping 0 devices have a minor limitation. If a Stepping 0
FPGA is set to configure in BPI mode and the FPGA is
attached to a parallel memory containing a valid FPGA
configuration file, then subsequent reconfigurations using
the JTAG port will fail. Potential workarounds include setting
the mode pins for JTAG configuration (M[2:0] = <1:0:1>) or
offsetting the initial memory location in Flash by 0x2000.
Stepping 1 devices fully support JTAG configuration even
when the FPGA mode pins are set for BPI mode.
In-System Programming Support
In a production application, the parallel Flash PROM is
usually preprogrammed before it is mounted on the printed
circuit board. In-system programming support is available
from third-party boundary-scan tool vendors and from some
third-party PROM programmers using a socket adapter with
attached wires. To gain access to the parallel Flash signals,
drive the FPGA’s PROG_B input Low with an open-drain
driver. This action places all FPGA I/O pins, including those
attached to the parallel Flash, in high-impedance (Hi-Z). If
the HSWAP input is Low, the I/Os have pull-up resistors to
the VCCO input on their respective I/O bank. The external
programming hardware then has direct access to the
parallel Flash pins. The programming access points are
highlighted in the gray boxes in Figure 58 and Figure 59.
The FPGA itself can also be used as a parallel Flash PROM
programmer during development and test phases. Initially,
an FPGA-based programmer is downloaded into the FPGA
via JTAG. Then the FPGA performs the Flash PROM
programming algorithms and receives programming data
from the host via the FPGA’s JTAG interface. See the
Embedded System Tools Reference Manual.
Dynamically Loading Multiple Configuration
Images Using MultiBoot Option
For additional information, refer to the “Reconfiguration and
MultiBoot” chapter in UG332.
X-Ref Target - Figure 59
Figure 59: Daisy-Chaining from BPI Flash Mode
+2.5V
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
+2.5V
HDC
CCLK
CSO_B
VCCO_1
INIT_B
CSI_B
D[7:0]
LDC1
LDC0
‘0’
A[16:0]
PROG_B
DONE
GND
VCCO_2
+1.2V
DQ[7:0]
A[n:0]
CE#
WE#
VCC
OE#
BYTE#
DQ[15:7]
GND
M2
M1
‘0’
‘1’
M0
HSWAP
VCCO_0
A
A[23:17]
P
LDC2
TDI
TDO
TMS
TCK
VCCINT
VCCAUX
CCLK
CSO_B
VCCO_1
INIT_B
CSI_B
D[7:0]
PROG_B
DONE
GND
VCCO_2
+1.2V
M2
M1
‘1’
M0
HSWAP
VCCO_0
P
VCCO_1
+2.5V
‘0’
VCCO_0
V
D
V
BPI Mode
Slave
Parallel
Mode
2.5V
JTAG
CCLK
D[7:0]
INIT_B
DONE
PROG_B
TCK
TMS
x8 or
x8/x16
Flash
PROM
PROG_B
Recommend
open-drain
driver
VCCO_0
TDI
TMS
TCK
TDO
RDWR_B
‘0’
CSO_B
RDWR_B
‘0’
BUSY
Spartan-3E
FPGA
Spartan-3E
FPGA
BUSY
I
33
0
4.
7
k
4.
7
k
Not available
in VQ100
package
DS312-2_50_082009
4.
7
k
I
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PDF描述
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