參數(shù)資料
型號： XC3S250E-4TQ144I
廠商： Xilinx Inc
文件頁數(shù)： 223/227頁
文件大小： 0K
描述： IC FPGA SPARTAN 3E 144TQFP
標(biāo)準(zhǔn)包裝： 60
系列： Spartan®-3E
LAB/CLB數(shù)： 612
邏輯元件/單元數(shù)： 5508
RAM 位總計： 221184
輸入/輸出數(shù)： 108
門數(shù)： 250000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 144-LQFP
供應(yīng)商設(shè)備封裝： 144-TQFP（20x20）
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
95
can also be eliminated from the interface. However,
RDWR_B must remain Low during configuration.
After configuration, all of the interface pins except DONE
and PROG_B are available as user I/Os. Alternatively, the
bidirectional SelectMAP configuration interface is available
after configuration. To continue using SelectMAP mode, set
the Persist bitstream generator option to Yes. The external
host can then read and verify configuration data.
The Persist option will maintain A20-A23 as configuration
pins although they are not used in SelectMAP mode.
The Slave Parallel mode is also used with BPI mode to
create multi-FPGA daisy-chains. The lead FPGA is set for
BPI mode configuration; all the downstream daisy-chain
FPGAs are set for Slave Parallel configuration, as
highlighted in Figure 59.
Table 65: Slave Parallel Mode Connections
Pin Name
FPGA Direction
Description
During Configuration
After Configuration
HSWAP
Input
User I/O Pull-Up Control. When
Low during configuration, enables
pull-up resistors in all I/O pins to
respective I/O bank VCCO input.
0: Pull-ups during configuration
1: No pull-ups
Drive at valid logic level
throughout configuration.
User I/O
M[2:0]
Input
Mode Select. Selects the FPGA
configuration mode. See Design
M2 = 1, M1 = 1, M0 = 0 Sampled
when INIT_B goes High.
User I/O
D[7:0]
Input
Data Input.
Byte-wide data provided by host.
FPGA captures data on rising
CCLK edge.
User I/O. If bitstream
option Persist=Yes,
becomes part of
SelectMap parallel
peripheral interface.
BUSY
Output
Busy Indicator.
If CCLK frequency is
< 50 MHz,
this pin may be ignored. When
High, indicates that the FPGA is
not ready to receive additional
configuration data. Host must hold
data an additional clock cycle.
User I/O. If bitstream
option Persist=Yes,
becomes part of
SelectMap parallel
peripheral interface.
CSI_B
Input
Chip Select Input. Active Low.
Must be Low throughout
configuration.
User I/O. If bitstream
option Persist=Yes,
becomes part of
SelectMap parallel
peripheral interface.
RDWR_B
Input
Read/Write Control. Active Low
write enable.
Must be Low throughout
configuration.
User I/O. If bitstream
option Persist=Yes,
becomes part of
SelectMap parallel
peripheral interface.
CCLK
Input
Configuration Clock. If CCLK PCB
trace is long or has multiple
connections, terminate this output to
maintain signal integrity. See CCLK
External clock.
User I/O If bitstream option
Persist=Yes, becomes
part of SelectMap parallel
peripheral interface.
CSO_B
Output
Chip Select Output. Active Low.
Not used in single FPGA
applications. In a daisy-chain
configuration, this pin connects to
the CSI_B pin of the next FPGA in
the chain. Actively drives.
User I/O
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PDF描述
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