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參數(shù)資料
| 型號： | XC3S1600E-5FGG484C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 57/227頁 |
| 文件大?。?/td> | 0K |
| 描述： | IC FPGA SPARTAN-3E 1600K 484FBGA |
| 標(biāo)準(zhǔn)包裝： | 60 |
| 系列： | Spartan®-3E |
| LAB/CLB數(shù)： | 3688 |
| 邏輯元件/單元數(shù)： | 33192 |
| RAM 位總計： | 663552 |
| 輸入/輸出數(shù)： | 376 |
| 門數(shù)： | 1600000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 484-BBGA |
| 供應(yīng)商設(shè)備封裝： | 484-FBGA |
| 配用： | HW-XA3S1600E-UNI-G-ND - KIT DEVELOPMENT AUTOMOTIVE ECU |
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Spartan-3E FPGA Family: Functional Description
DS312 (v4.1) July 19, 2013
Product Specification
15
In the Spartan-3E device, the signal D2 can be cascaded
into the storage element of the adjacent slave IOB. There it
is re-registered to ICLK1, and only then fed to the FPGA
fabric where it is now already in the same time domain as
D1. Here, the FPGA fabric uses only the clock ICLK1 to
process the received data. See Figure 9 for a graphical
illustration of this function.
ODDR2
As a DDR output pair, the master IOB registers data coming
from the FPGA fabric on the rising edge of OCLK1 (= D1)
and the rising edge of OCLK2 (= D2), which is typically the
same as the falling edge of OCLK1. These two bits of data
are multiplexed by the DDR mux and forwarded to the
output pin. The D2 data signal must be re-synchronized
from the OCLK1 clock domain to the OCLK2 domain using
FPGA slice flip-flops. Placement is critical at high
frequencies, because the time available is only one half a
clock cycle. See Figure 10 for a graphical illustration of this
function.
The C0 or C1 alignment feature of the ODDR2 flip-flop,
originally introduced in the Spartan-3E FPGA family, is not
recommended or supported in the ISE development
software. The ODDR2 flip-flop without the alignment feature
remains fully supported. Without the alignment feature, the
ODDR2 feature behaves equivalent to the ODDR flip-flop
on previous Xilinx FPGA families.
SelectIO Signal Standards
The Spartan-3E I/Os feature inputs and outputs that
support a wide range of I/O signaling standards (Table 6
and Table 7). The majority of the I/Os also can be used to
form differential pairs to support any of the differential
signaling standards (Table 7).
To define the I/O signaling standard in a design, set the
IOSTANDARD attribute to the appropriate setting. Xilinx
provides a variety of different methods for applying the
IOSTANDARD for maximum flexibility. For a full description
of different methods of applying attributes to control
IOSTANDARD, refer to the Xilinx Software Manuals and
Help.
X-Ref Target - Figure 8
Figure 8: Input DDR (without Cascade Feature)
X-Ref Target - Figure 9
Figure 9: Input DDR Using Spartan-3E Cascade Feature
ICLK2
To Fabric
PAD
D1
D2
d
PAD
ICLK1
D1
D2
d
d+2
d+4
d+6
d+8
d+7
d+6
d+5
d+4
d+3
d+2
d+1
d-1
d+1
d+3
d+5
d+7
D
Q
ICLK1
ICLK2
DS312-2_21_021105
D
Q
D
Q
ICLK1
To Fabric
PAD
D1
D2
PAD
ICLK2
D
Q
ICLK1
ICLK2
D
Q
IQ2
IDDRIN2
D1
D2
d-1
d+1
d+3
d+5
d+7
d
d+2
d+4
d+6
d+8
d
d+8
d+7
d+6
d+5
d+4
d+3
d+2
d+1
DS312-2_22_030105
X-Ref Target - Figure 10
Figure 10: Output DDR
D
Q
OCLK1
From
Fabric
PAD
D2
D1
d+4
d+3
d+2
d+1
d
PAD
OCLK1
D1
D2
OCLK2
D
Q
OCLK2
DS312-2_23_030105
d+1
d+3
d+5
d+7
d
d+2
d+4
d+6
d+8
d+9
d+8
d+10
d+5
d+6
d+7
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