參數(shù)資料
型號： XC3S1500-4FG676I
廠商： Xilinx Inc
文件頁數(shù)： 79/272頁
文件大小： 0K
描述： IC FPGA SPARTAN 3 676FBGA
標準包裝： 40
系列： Spartan®-3
LAB/CLB數(shù)： 3328
邏輯元件/單元數(shù)： 29952
RAM 位總計： 589824
輸入/輸出數(shù)： 487
門數(shù)： 1500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 676-BGA
供應商設(shè)備封裝： 676-FBGA（27x27）
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
17
Table 10: DCI I/O Standards
Category of Signal
Standard
Signal Standard
(IOSTANDARD)
VCCO (V)
VREF for
Inputs (V)
Termination Type
For Outputs
For Inputs
At Output
At Input
Single-Ended
Gunning
Transceiver Logic
GTL_DCI
1.2
0.8
Single
GTLP_DCI
1.5
1.0
High-Speed
Transceiver Logic
HSTL_I_DCI
1.5
0.75
None
Split
HSTL_III_DCI
1.5
0.9
None
Single
HSTL_I_DCI_18
1.8
0.9
None
Split
HSTL_II_DCI_18
DIFF_HSTL_II_18_DCI
1.8
0.9
Split
HSTL_III_DCI_18
1.8
1.1
None
Single
Low-Voltage CMOS
LVDCI_15
1.5
–
Controlled
impedance driver
None
LVDCI_18
1.8
–
LVDCI_25
2.5
–
3.3
–
LVDCI_DV2_15
1.5
–
Controlled driver
with
half-impedance
LVDCI_DV2_18
1.8
–
LVDCI_DV2_25
2.5
–
LVDCI_DV2_33
3.3
–
Hybrid HSTL Input
and LVCMOS Output
HSLVDCI_15
1.5
0.75
Controlled
impedance driver
None
HSLVDCI_18
1.8
0.9
HSLVDCI_25
2.5
1.25
HSLVDCI_33
3.3
1.65
Stub Series
Terminated Logic(3)
SSTL18_I_DCI
1.8
0.9
25
Ω driver
Split
SSTL2_I_DCI
2.5
1.25
25
Ω driver
SSTL2_II_DCI
DIFF_SSTL2_II_DCI
2.5
1.25
Split with 25
Ω driver
Differential
Low-Voltage
Differential Signaling
LVDS_25_DCI
N/A
2.5
–
None
Split on each
line of pair
LVDSEXT_25_DCI
N/A
2.5
–
Notes:
1.
DCI signal standards are not supported in Bank 5 of any Spartan-3 FPGA packaged in a VQ100, CP132, or TQ144 package.
2.
Equivalent to LVTTL DCI.
3.
The SSTL18_II signal standard does not have a DCI equivalent.
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