參數(shù)資料
型號(hào)： XC3S1500-4FG676I
廠商： Xilinx Inc
文件頁(yè)數(shù)： 198/272頁(yè)
文件大?。?/td> 0K
描述： IC FPGA SPARTAN 3 676FBGA
標(biāo)準(zhǔn)包裝： 40
系列： Spartan®-3
LAB/CLB數(shù)： 3328
邏輯元件/單元數(shù)： 29952
RAM 位總計(jì)： 589824
輸入/輸出數(shù)： 487
門數(shù)： 1500000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 676-BGA
供應(yīng)商設(shè)備封裝： 676-FBGA（27x27）
第1頁(yè)第2頁(yè)第3頁(yè)第4頁(yè)第5頁(yè)第6頁(yè)第7頁(yè)第8頁(yè)第9頁(yè)第10頁(yè)第11頁(yè)第12頁(yè)第13頁(yè)第14頁(yè)第15頁(yè)第16頁(yè)第17頁(yè)第18頁(yè)第19頁(yè)第20頁(yè)第21頁(yè)第22頁(yè)第23頁(yè)第24頁(yè)第25頁(yè)第26頁(yè)第27頁(yè)第28頁(yè)第29頁(yè)第30頁(yè)第31頁(yè)第32頁(yè)第33頁(yè)第34頁(yè)第35頁(yè)第36頁(yè)第37頁(yè)第38頁(yè)第39頁(yè)第40頁(yè)第41頁(yè)第42頁(yè)第43頁(yè)第44頁(yè)第45頁(yè)第46頁(yè)第47頁(yè)第48頁(yè)第49頁(yè)第50頁(yè)第51頁(yè)第52頁(yè)第53頁(yè)第54頁(yè)第55頁(yè)第56頁(yè)第57頁(yè)第58頁(yè)第59頁(yè)第60頁(yè)第61頁(yè)第62頁(yè)第63頁(yè)第64頁(yè)第65頁(yè)第66頁(yè)第67頁(yè)第68頁(yè)第69頁(yè)第70頁(yè)第71頁(yè)第72頁(yè)第73頁(yè)第74頁(yè)第75頁(yè)第76頁(yè)第77頁(yè)第78頁(yè)第79頁(yè)第80頁(yè)第81頁(yè)第82頁(yè)第83頁(yè)第84頁(yè)第85頁(yè)第86頁(yè)第87頁(yè)第88頁(yè)第89頁(yè)第90頁(yè)第91頁(yè)第92頁(yè)第93頁(yè)第94頁(yè)第95頁(yè)第96頁(yè)第97頁(yè)第98頁(yè)第99頁(yè)第100頁(yè)第101頁(yè)第102頁(yè)第103頁(yè)第104頁(yè)第105頁(yè)第106頁(yè)第107頁(yè)第108頁(yè)第109頁(yè)第110頁(yè)第111頁(yè)第112頁(yè)第113頁(yè)第114頁(yè)第115頁(yè)第116頁(yè)第117頁(yè)第118頁(yè)第119頁(yè)第120頁(yè)第121頁(yè)第122頁(yè)第123頁(yè)第124頁(yè)第125頁(yè)第126頁(yè)第127頁(yè)第128頁(yè)第129頁(yè)第130頁(yè)第131頁(yè)第132頁(yè)第133頁(yè)第134頁(yè)第135頁(yè)第136頁(yè)第137頁(yè)第138頁(yè)第139頁(yè)第140頁(yè)第141頁(yè)第142頁(yè)第143頁(yè)第144頁(yè)第145頁(yè)第146頁(yè)第147頁(yè)第148頁(yè)第149頁(yè)第150頁(yè)第151頁(yè)第152頁(yè)第153頁(yè)第154頁(yè)第155頁(yè)第156頁(yè)第157頁(yè)第158頁(yè)第159頁(yè)第160頁(yè)第161頁(yè)第162頁(yè)第163頁(yè)第164頁(yè)第165頁(yè)第166頁(yè)第167頁(yè)第168頁(yè)第169頁(yè)第170頁(yè)第171頁(yè)第172頁(yè)第173頁(yè)第174頁(yè)第175頁(yè)第176頁(yè)第177頁(yè)第178頁(yè)第179頁(yè)第180頁(yè)第181頁(yè)第182頁(yè)第183頁(yè)第184頁(yè)第185頁(yè)第186頁(yè)第187頁(yè)第188頁(yè)第189頁(yè)第190頁(yè)第191頁(yè)第192頁(yè)第193頁(yè)第194頁(yè)第195頁(yè)第196頁(yè)第197頁(yè)當(dāng)前第198頁(yè)第199頁(yè)第200頁(yè)第201頁(yè)第202頁(yè)第203頁(yè)第204頁(yè)第205頁(yè)第206頁(yè)第207頁(yè)第208頁(yè)第209頁(yè)第210頁(yè)第211頁(yè)第212頁(yè)第213頁(yè)第214頁(yè)第215頁(yè)第216頁(yè)第217頁(yè)第218頁(yè)第219頁(yè)第220頁(yè)第221頁(yè)第222頁(yè)第223頁(yè)第224頁(yè)第225頁(yè)第226頁(yè)第227頁(yè)第228頁(yè)第229頁(yè)第230頁(yè)第231頁(yè)第232頁(yè)第233頁(yè)第234頁(yè)第235頁(yè)第236頁(yè)第237頁(yè)第238頁(yè)第239頁(yè)第240頁(yè)第241頁(yè)第242頁(yè)第243頁(yè)第244頁(yè)第245頁(yè)第246頁(yè)第247頁(yè)第248頁(yè)第249頁(yè)第250頁(yè)第251頁(yè)第252頁(yè)第253頁(yè)第254頁(yè)第255頁(yè)第256頁(yè)第257頁(yè)第258頁(yè)第259頁(yè)第260頁(yè)第261頁(yè)第262頁(yè)第263頁(yè)第264頁(yè)第265頁(yè)第266頁(yè)第267頁(yè)第268頁(yè)第269頁(yè)第270頁(yè)第271頁(yè)第272頁(yè)
Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
31
Digital Clock Manager (DCM)
Spartan-3 devices provide flexible, complete control over clock frequency, phase shift and skew through the use of the DCM
feature. To accomplish this, the DCM employs a Delay-Locked Loop (DLL), a fully digital control system that uses feedback
to maintain clock signal characteristics with a high degree of precision despite normal variations in operating temperature
and voltage. This section provides a fundamental description of the DCM. For further information, refer to the chapter
entitled “Using Digital Clock Managers” in UG331.
Each member of the Spartan-3 family has four DCMs, except the smallest, the XC3S50, which has two DCMs. The DCMs
are located at the ends of the outermost Block RAM column(s). See Figure 1, page 3. The Digital Clock Manager is placed
in a design as the “DCM” primitive.
The DCM supports three major functions:
Clock-skew Elimination: Clock skew describes the extent to which clock signals may, under normal circumstances,
deviate from zero-phase alignment. It occurs when slight differences in path delays cause the clock signal to arrive at
different points on the die at different times. This clock skew can increase set-up and hold time requirements as well as
clock-to-out time, which may be undesirable in applications operating at a high frequency, when timing is critical. The
DCM eliminates clock skew by aligning the output clock signal it generates with another version of the clock signal that
is fed back. As a result, the two clock signals establish a zero-phase relationship. This effectively cancels out clock
distribution delays that may lie in the signal path leading from the clock output of the DCM to its feedback input.
Frequency Synthesis: Provided with an input clock signal, the DCM can generate a wide range of different output
clock frequencies. This is accomplished by either multiplying and/or dividing the frequency of the input clock signal by
any of several different factors.
X-Ref Target - Figure 18
Figure 18: Embedded Multiplier Primitives
Table 15: Embedded Multiplier Primitives Descriptions
Signal
Name
Direction
Function
A[17:0]
Input
Apply one 18-bit multiplicand to these inputs. The MULT18X18S primitive requires a setup time before the
enabled rising edge of CLK.
B[17:0]
Input
Apply the other 18-bit multiplicand to these inputs. The MULT18X18S primitive requires a setup time before
the enabled rising edge of CLK.
P[35:0]
Output
The output on the P bus is a 36-bit product of the multiplicands A and B. In the case of the MULT18X18S
primitive, an enabled rising CLK edge updates the P bus.
CLK
Input(1)
CLK is only an input to the MULT18X18S primitive. The clock signal applied to this input, when enabled by
CE, updates the output register that drives the P bus.
CE
Input(1)
CE is only an input to the MULT18X18S primitive. Enable for the CLK signal. Asserting this input enables the
CLK signal to update the P bus.
RST
Input(1)
RST is only an input to the MULT18X18S primitive. Asserting this input resets the output register on an
enabled, rising CLK edge, forcing the P bus to all zeroes.
Notes:
1.
The control signals CLK, CE and RST have the option of inverted polarity.
DS099-2_17_091510
(a) Asynchronous 18-bit Multiplier
(b) 18-bit Multiplier with Register
A[17:0]
B[17:0]
P[35:0]
MULT18X18
A[17:0]
B[17:0]
CLK
CE
RST
P[35:0]
MULT18X18S
相關(guān)PDF資料
PDF描述
XC3S1500-4FGG676I SPARTAN-3A FPGA 1.5M STD 676FBGA
XC3S1500-5FGG676C SPARTAN-3A FPGA 1.5M 676-FBGA
25AA640XT-I/ST IC EEPROM 64KBIT 1MHZ 8TSSOP
24LC128-E/P IC EEPROM 128KBIT 400KHZ 8DIP
XC2V250-4FG256I IC FPGA VIRTEX-II 256FGBGA
相關(guān)代理商/技術(shù)參數(shù)
參數(shù)描述
XC3S1500-4FG900C 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA
XC3S1500-4FG900I 制造商:XILINX 制造商全稱:XILINX 功能描述:Spartan-3 FPGA
XC3S1500-4FGG320C 功能描述:SPARTAN-3A FPGA 1.5M STD 320FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
XC3S1500-4FGG320I 功能描述:SPARTAN-3A FPGA 1.5M STD 320FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計(jì):2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27）
XC3S1500-4FGG456C 功能描述:IC SPARTAN-3 FPGA 1.5M 456-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場(chǎng)可編程門陣列） 系列:Spartan®-3 標(biāo)準(zhǔn)包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計(jì):221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241
發(fā)布緊急采購(gòu)，3分鐘左右您將得到回復(fù)。

采購(gòu)需求

(若只采購(gòu)一條型號(hào)，填寫(xiě)一行即可)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

發(fā)布成功！您可以繼續(xù)發(fā)布采購(gòu)。也可以進(jìn)入我的后臺(tái)，查看報(bào)價(jià)

*型號(hào) *數(shù)量 廠商 批號(hào) 封裝
添加更多采購(gòu)

我的聯(lián)系方式

*
*
*