- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄4274 > XC3S1000-5FTG256C (Xilinx Inc)SPARTAN-3A FPGA 1M 256-FTBGA PDF資料下載
參數(shù)資料
| 型號(hào)： | XC3S1000-5FTG256C |
| 廠商： | Xilinx Inc |
| 文件頁(yè)數(shù)： | 208/272頁(yè) |
| 文件大?。?/td> | 0K |
| 描述： | SPARTAN-3A FPGA 1M 256-FTBGA |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標(biāo)準(zhǔn)包裝： | 90 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 1920 |
| 邏輯元件/單元數(shù)： | 17280 |
| RAM 位總計(jì)： | 442368 |
| 輸入/輸出數(shù)： | 173 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 256-LBGA |
| 供應(yīng)商設(shè)備封裝： | 256-FTBGA |
| 配用： | 122-1502-ND - KIT STARTER SPARTAN-3 PCI-E |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
40
The Variable Phase Mode
The “Variable Phase” mode dynamically adjusts the fine phase shift over time using three inputs to the PS component,
namely PSEN, PSCLK and PSINCDEC, as defined in Table 21.
After device configuration, the PS component initially determines TPS by evaluating Equation (4) for the value assigned to
the PHASE_SHIFT attribute. Then to dynamically adjust that phase shift, use the three PS inputs to increase or decrease
the fine phase shift.
PSINCDEC is synchronized to the PSCLK clock signal, which is enabled by asserting PSEN. It is possible to drive the
PSCLK input with the CLKIN signal or any other clock signal. A request for phase adjustment is entered as follows: For each
PSCLK cycle that PSINCDEC is High, the PS component adds 1/256 of a CLKIN cycle to TPS. Similarly, for each enabled
PSCLK cycle that PSINCDEC is Low, the PS component subtracts 1/256 of a CLKIN cycle from TPS. The phase adjustment
may require as many as 100 CLKIN cycles plus three PSCLK cycles to take effect, at which point the output PSDONE goes
High for one PSCLK cycle. This pulse indicates that the PS component has finished the present adjustment and is now
ready for the next request. Asserting the Reset (RST) input, returns TPS to its original shift time, as determined by the
PHASE_SHIFT attribute value. The set of waveforms in section [c] of Figure 23, page 41 illustrates the relationship between
CLKFB and CLKIN in the Variable Phase mode.
Table 20: PS Attributes
Attribute
Description
Values
CLKOUT_PHASE_SHIFT
Disables PS component or chooses between Fixed Phase and
Variable Phase modes.
NONE, FIXED, VARIABLE
PHASE_SHIFT
Determines size and direction of initial fine phase shift.
Integers from –255 to +255(1)
Notes:
1.
The practical range of values will be less when TCLKIN > FINE_SHIFT_RANGE in the Fixed Phase mode, also when TCLKIN >
(FINE_SHIFT_RANGE)/2 in the Variable Phase mode. the FINE_SHIFT_RANGE represents the sum total delay of all taps.
Table 21: Signals for Variable Phase Mode
Signal
Direction
Description
PSEN(1)
Input
Enables PSCLK for variable phase adjustment.
PSCLK(1)
Input
Clock to synchronize phase shift adjustment.
PSINCDEC(1)
Input
Chooses between increment and decrement for phase adjustment. It is synchronized to the PSCLK
signal.
PSDONE
Output
Goes High to indicate that present phase adjustment is complete and PS component is ready for next
phase adjustment request. It is synchronized to the PSCLK signal.
Notes:
1.
It is possible to program this input for either a true or inverted polarity
相關(guān)PDF資料 |
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