參數(shù)資料
型號： XC3S1000-4FGG456I
廠商： Xilinx Inc
文件頁數(shù)： 199/272頁
文件大?。?/td> 0K
描述： SPARTAN-3A FPGA 1M STD 456-FBGA
產(chǎn)品培訓模塊： Extended Spartan 3A FPGA Family
標準包裝： 60
系列： Spartan®-3
LAB/CLB數(shù)： 1920
邏輯元件/單元數(shù)： 17280
RAM 位總計： 442368
輸入/輸出數(shù)： 333
門數(shù)： 1000000
電源電壓： 1.14 V ~ 1.26 V
安裝類型： 表面貼裝
工作溫度： -40°C ~ 100°C
封裝/外殼： 456-BBGA
供應商設備封裝： 456-FBGA
配用： 122-1502-ND - KIT STARTER SPARTAN-3 PCI-E
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
32
Phase Shifting: The DCM provides the ability to shift the phase of all its output clock signals with respect to its input
clock signal.
The DCM has four functional components: the Delay-Locked Loop (DLL), the Digital Frequency Synthesizer (DFS), the
Phase Shifter (PS), and the Status Logic. Each component has its associated signals, as shown in Figure 19.
Delay-Locked Loop (DLL)
The most basic function of the DLL component is to eliminate clock skew. The main signal path of the DLL consists of an
input stage, followed by a series of discrete delay elements or taps, which in turn leads to an output stage. This path together
with logic for phase detection and control forms a system complete with feedback as shown in Figure 20.
X-Ref Target - Figure 19
Figure 19: DCM Functional Blocks and Associated Signals
X-Ref Target - Figure 20
Figure 20: Simplified Functional Diagram of DLL
DS099-2_07_040103
PSINCDEC
PSEN
PSCLK
CLKIN
CLKFB
RST
STATUS [7:0]
LOCKED
8
CLKFX180
CLKFX
CLK0
PSDONE
Clock
Distribution
Delay
CLK90
CLK180
CLK270
CLK2X
CLK2X180
CLKDV
Status
Logic
DFS
DLL
Phase
Shifter
Dela
y
T
aps
Output
Stage
Input
Stage
DCM
DS099-2_08_041103
CLKIN
Delay
n
CLKFB
RST
CLK0
CLK90
CLK180
CLK270
CLK2X
CLK2X180
CLKDV
Output
Section
Control
Delay
n-1
Phase
Detection
LOCKED
Delay
2
Delay
1
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PDF描述
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