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參數(shù)資料
| 型號： | XC3S1000-4FGG320C |
| 廠商： | Xilinx Inc |
| 文件頁數(shù)： | 222/272頁 |
| 文件大小： | 0K |
| 描述： | SPARTAN-3A FPGA 1M STD 320-FBGA |
| 產(chǎn)品培訓(xùn)模塊： | Extended Spartan 3A FPGA Family |
| 標準包裝： | 84 |
| 系列： | Spartan®-3 |
| LAB/CLB數(shù)： | 1920 |
| 邏輯元件/單元數(shù)： | 17280 |
| RAM 位總計： | 442368 |
| 輸入/輸出數(shù)： | 221 |
| 門數(shù)： | 1000000 |
| 電源電壓： | 1.14 V ~ 1.26 V |
| 安裝類型： | 表面貼裝 |
| 工作溫度： | 0°C ~ 85°C |
| 封裝/外殼： | 320-BGA |
| 供應(yīng)商設(shè)備封裝： | 320-FBGA（19x19） |
| 配用： | 122-1502-ND - KIT STARTER SPARTAN-3 PCI-E |
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Spartan-3 FPGA Family: Functional Description
DS099 (v3.1) June 27, 2013
Product Specification
53
Configuration is automatically initiated after power-on unless it is delayed by the user. INIT_B is an open-drain line that the
FPGA holds Low during the clearing of the configuration memory. Extending the time that the pin is Low causes the
configuration sequencer to wait. Thus, configuration is delayed by preventing entry into the phase where data is loaded.
The configuration process can also be initiated by asserting the PROG_B pin. The end of the memory-clearing phase is
signaled by the INIT_B pin going High. At this point, the configuration data is written to the FPGA. The FPGA pulses the
Global Set/Reset (GSR) signal at the end of configuration, resetting all flip-flops. The completion of the entire process is
signaled by the DONE pin going High.
The default start-up sequence, shown in Figure 31, serves as a transition to the User mode. The default start-up sequence
is that one CCLK cycle after DONE goes High, the Global Three-State signal (GTS) is released. This permits device outputs
to which signals have been assigned to become active. One CCLK cycle later, the Global Write Enable (GWE) signal is
released. This permits the internal storage elements to begin changing state in response to the design logic and the user
clock.
The relative timing of configuration events can be changed via the BitGen options in the Xilinx development software. In
addition, the GTS and GWE events can be made dependent on the DONE pins of multiple devices all going High, forcing the
devices to start synchronously. The sequence can also be paused at any stage, until lock has been achieved on any DCM.
Readback
Using Slave Parallel mode, configuration data from the FPGA can be read back. Readback is supported only in the Slave
Parallel and Boundary-Scan modes.
Along with the configuration data, it is possible to read back the contents of all registers, distributed RAM, and block RAM
resources. This capability is used for real-time debugging.
X-Ref Target - Figure 31
Figure 31: Default Start-Up Sequence
Start-Up Clock
Default Cycles
Sync-to-DONE
01
2
3
4
5
6
7
01
DONE High
23
4
5
6
7
Phase
Start-Up Clock
Phase
DONE
GTS
GWE
DS099_028_060905
DONE
GTS
GWE
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| XC3S1000-4FGG456C | 功能描述:IC SPARTAN-3 FPGA 1M 456-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 標準包裝:60 系列:XP LAB/CLB數(shù):- 邏輯元件/單元數(shù):10000 RAM 位總計:221184 輸入/輸出數(shù):244 門數(shù):- 電源電壓:1.71 V ~ 3.465 V 安裝類型:表面貼裝 工作溫度:0°C ~ 85°C 封裝/外殼:388-BBGA 供應(yīng)商設(shè)備封裝:388-FPBGA（23x23） 其它名稱:220-1241 |
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| XC3S1000-4FGG456I | 功能描述:SPARTAN-3A FPGA 1M STD 456-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27） |
| XC3S1000-4FGG676C | 功能描述:IC SPARTAN-3 FPGA 1M 676-FBGA RoHS:是 類別:集成電路 (IC) >> 嵌入式 - FPGA（現(xiàn)場可編程門陣列） 系列:Spartan®-3 標準包裝:40 系列:Spartan® 6 LX LAB/CLB數(shù):3411 邏輯元件/單元數(shù):43661 RAM 位總計:2138112 輸入/輸出數(shù):358 門數(shù):- 電源電壓:1.14 V ~ 1.26 V 安裝類型:表面貼裝 工作溫度:-40°C ~ 100°C 封裝/外殼:676-BGA 供應(yīng)商設(shè)備封裝:676-FBGA（27x27） |
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