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參數(shù)資料
| 型號(hào)： | W6692ACD |
| 英文描述： | ISDN LINE INTERFACE|BASIC|CMOS|QFP|100PIN|PLASTIC |
| 中文描述： | 綜合業(yè)務(wù)數(shù)字網(wǎng)線接口|基本|的CMOS | QFP封裝| 100引腳|塑料 |
| 文件頁(yè)數(shù)： | 93/101頁(yè) |
| 文件大小： | 851K |
| 代理商： | W6692ACD |
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W6692A
Publication Release Date: July 2000
- 93 -
Revision A1
PARAMETER
ta1
ta2
ta3
PARAMETER DESCRIPTIONS
PBCK pulse high
PBCK pulse low
Frame clock asserted from
PBCK
PTXD data delay from PBCK
Frame clock deasserted from
PBCK
PTXD hold time from PBCK
PRXD setup time to PBCK
PRXD hold time from PBCK
MIN.
195
NOMINAL
325
325
MAX.
455
20
REMARKS
Unit = nS
ta4
ta5
20
20
ta6
ta7
ta8
10
20
10
Note: The PCM clocks are locked to the S/T receive clock. At every two or three PCM frame time (125
μ
S), PBCK and PFCK1,
PFCK2 may be adjusted by one local oscillator cycle (130 nS) in order to synchronize with S/T clock. This shift is made on the LOW
level time of PBCK and the HIGH level time is not affected. This introduces jitters on the PBCK, PFCK1 and PFCK2 with jitter
amplitude 260 nS (peak-to-peak) and jitter frequency about 2.67~4 KHz
.
9.4.2 Serial EEPROM Timing
PARAMETER
tb1
tb2
tb3
tb4
tb5
tb6
tb7
PARAMETER DESCRIPTIONS
EPSK low
EPSK high
EPCS output delay
EPSD output delay
EPSD tri-state delay
EPSD input setup time
EPSD input hold time
MIN.
2500
2500
30
30
MAX.
30
30
30
REMARKS
Unit = nS
A5
A4
A1
A0
D1
D1
D1
D0
tb tb
tb
tb
tb
tb
tb
tb
tb
EPSK
EPCS
EPSD
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