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參數(shù)資料
| 型號： | W28J321BB90L |
| 廠商： | WINBOND ELECTRONICS CORP |
| 元件分類： | PROM |
| 英文描述： | 2M X 16 FLASH 2.7V PROM, 90 ns, PBGA48 |
| 封裝： | 8 X 11 MM, 0.75 MM PITCH, TFBGA-48 |
| 文件頁數(shù)： | 37/47頁 |
| 文件大?。?/td> | 1385K |
| 代理商： | W28J321BB90L |
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W28J321B/T
- 42 -
Reset Operations
SR.7(R)
("1")
("0")
IH
IL
V
#RESET(P)
PLPH
t
(A)Reset During Read Array Mode
(C)#RESET Rising Timing
2.7V
VIL
IH
IL
V
#RESET(P)
2VPH
t
SR.7(R)
("1")
("0")
IH
IL
V
#RESET(P)
PLPH
t
(B)Reset During Block Erase, Full Chip Erase, Word/Byte Write or Lock-Bit Configuratio
PLR1
t
VDD
Figure 19. AC Waveform for Reset Operation
Reset AC Specifications
PARAMETER
SYM.
MIN.
MAX.
UNIT
#RESET Pulse Low Time (note 2)
tPLPH
100
nS
#RESET Low to Reset during Block Erase, Full Chip Erase,
Word Write or Lock-Bit Configuration (note 1, 2)
tPLR1
30
S
VDD 2.7V to #RESET High (note 2, 3)
t2VPH
100
nS
Notes:
1. If #RESET is asserted while a block erase, full chip erase, word write or lock-bit configuration operation is not executing, the
reset will complete within 100ns.
2. A reset time, tPHQV, is required from the later of SR.7 going "1" or #RESET going high until outputs are valid. Refer to AC
Characteristics - Read-Only Operations for tPHQV.
3. When the device power-up, holding #RESET low minimum 100ns is required after VDD has been in predefined range and also
has been in stable there.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| W29C010MP90B | 128K X 8 FLASH 5V PROM, 90 ns, PQCC32 |
| W29C010MP90 | 128K X 8 FLASH 5V PROM, 90 ns, PQCC32 |
| W29C011AP15N | 128K X 8 FLASH 5V PROM, 150 ns, PQCC32 |
| W29C020CP-12 | 256K X 8 FLASH 5V PROM, 120 ns, PQCC32 |
| W29C022T-12 | 256K X 8 FLASH 5V PROM, 120 ns, PDSO32 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| W28-SQ11A-15 | 制造商:TE Connectivity 功能描述: |
| W28-SQ11A-3 | 制造商:TE Connectivity 功能描述:Circuit Breaker Thermal 1Pole 3A 250VAC/32VDC |
| W28-SQ11A-5 | 制造商:TE Connectivity 功能描述:Circuit Breaker Thermal 1Pole 5A 250VAC/32VDC |
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