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參數(shù)資料
| 型號： | UPSD3233BV-40U1T |
| 廠商： | 意法半導體 |
| 英文描述： | Flash Programmable System Devices with 8032 Microcontroller Core and 64Kbit SRAM |
| 中文描述： | 閃存可編程系統(tǒng)設備與8032微控制器核心和64Kbit SRAM的 |
| 文件頁數(shù)： | 77/176頁 |
| 文件大?。?/td> | 1081K |
| 代理商： | UPSD3233BV-40U1T |
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μ
PSD323X
I
2
C INTERFACE
There are two serial I
2
C ports implemented in the
μ
PSD323X Devices.
The serial port supports the twin line I
2
C-bus, con-
sists of a data line (SDAx) and a clock line (SCLx).
Depending onthe configuration, the SDA and SCL
lines may require pull-up resistors.
I
SDA1, SCL1: the serial port line for DDC
Protocol
I
SDA2, SCL2: the serial port line for general I
2
C
bus connection
In both I
2
C interfaces, these lines also function as
I/O port lines as follows.
I
SDA1 / P4.0, SCL1/ P4.1, SDA2 / P3.6, SCL2 /
P3.7
The system is unique because data transport,
clock generation, address recognition and bus
control arbitration are all controlled by hardware.
The I
2
C serial I/O has complete autonomy in byte
handling and operates in 4 modes.
I
Master transmitter
I
Master receiver
I
Slave transmitter
I
Slave receiver
These functions are controlled by the SFRs.
I
SxCON: the control of byte handling and the
operation of 4 mode.
I
SxSTA: the contents of its register may also be
used as a vector to various service routines.
I
SxDAT: data shift register.
I
SxADR: slave address register. Slave address
recognition is performed by On-Chip H/W.
Figure 39. Block Diagram of the I
2
C Bus Serial I/O
AI06649
SCLx
SDAx
Bus Clock Generator
Arbitration and Sync. Logic
Shift Register
Status Register
7
0
Slave Address
7
0
Control Register
7
0
7
0
I
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PDF描述 |
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