- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄379507 > UPD784218GC (NEC Corp.) Connector assemblies, Network cables; PDF資料下載
參數(shù)資料
| 型號： | UPD784218GC |
| 廠商： | NEC Corp. |
| 英文描述： | Connector assemblies, Network cables; |
| 中文描述： | 16-/8-bit的單晶片微控制器 |
| 文件頁數(shù)： | 72/92頁 |
| 文件大?。?/td> | 617K |
| 代理商： | UPD784218GC |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁當(dāng)前第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁
μ
PD784218, 784218Y
Data Sheet U12304EJ2V0DS00
72
(d) I
2
C bus mode (
μ
PD784218Y only)
Parameter
Symbol
Standard Mode
High-Speed Mode
Unit
MIN.
MAX.
MIN.
MAX.
SCL0 clock frequency
f
CLK
0
100
0
400
kHz
Bus free time (between stop
t
BUF
4.7
––
1.3
––
μ
s
and start conditions)
Hold time
Note1
t
HD : STA
4.0
––
0.6
––
μ
s
Low-level width of SCL0 clock
t
LOW
4.7
––
1.3
––
μ
s
High-level width of SCL0 clock
t
HIGH
4.0
––
0.6
––
μ
s
Setup time of start/restart
t
SU : STA
4.7
––
0.6
––
μ
s
conditions
Data
When using CBUS-
t
HD : DAT
5.0
––
––
––
μ
s
hold
compatible master
time
When using I
2
C bus
0
Note 2
––
0
Note 2
0.9
Note 3
μ
s
Data setup time
t
SU : DAT
250
––
100
Note 4
––
ns
Rise time of SDA0 and SCL0
t
R
––
1,000
20 + 0.1Cb
Note 5
300
ns
signals
Fall time of SDA0 and SCL0
t
F
––
300
20 + 0.1Cb
Note 5
300
ns
signals
Setup time of stop condition
t
SU : STO
4.0
––
0.6
––
μ
s
Pulse width of spike restricted
by input filter
t
SP
––
––
0
50
ns
Load capacitance of each bus
Cb
––
400
––
400
pF
line
Notes 1.
For the start condition, the first clock pulse is generated after the hold time.
2.
To fill the undefined area of the SCL0 falling edge, it is necessary for the device to provide an internal
SDA0 signal (on V
IHmin.
) with at least 300 ns of hold time.
3.
If the device does not extend the SCL0 signal low hold time (t
LOW
), only maximum data hold time
t
HD : DAT
needs to be satisfied.
4.
The high-speed mode I
2
C bus can be used in a standard mode I
2
C bus system. In this case, the
conditions described below must be satisfied.
If the device does not extend the SCL0 signal low state hold time
t
SU : DAT
≥
250 ns
If the device extends the SCL0 signal low state hold time
Be sure to transmit the data bit to the SDA0 line before the SCL0 line is released
(t
Rmax.
+ t
SU : DAT
= 1,250 ns by standard mode I
2
C bus specification)
5.
Cb: total capacitance per one bus line (unit: pF)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD784218GF | 16-/8-BIT SINGLE-CHIP MICROCONTROLLERS |
| UPD784218Y | 16-/8-BIT SINGLE-CHIP MICROCONTROLLERS |
| UPD784218 | 16-/8-BIT SINGLE-CHIP MICROCONTROLLERS |
| UPD784218GC-XXX-8EU | 16-Bit Microcontroller |
| UPD784218GF-XXX-3BA | 16-Bit Microcontroller |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD784935AGF-113-3BA | 制造商:NEC Electronics Corporation 功能描述: |
| UPD784938AGF-188-3BA | 制造商:NEC Electronics Corporation 功能描述: |
| UPD789104AMC(A)-968-5A4-E2 | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD789104AMC-671-5A4-E1 | 制造商:Renesas Electronics Corporation 功能描述: |
| UPD789104AMC-672-5A4-E1 | 制造商:Renesas Electronics Corporation 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。