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參數(shù)資料
| 型號： | UPD75238GJ |
| 廠商： | NEC Corp. |
| 英文描述： | 4 BIT SINGLE-CHIP MICROCOMPUTER |
| 中文描述： | 4位單片機 |
| 文件頁數(shù)： | 134/190頁 |
| 文件大?。?/td> | 1702K |
| 代理商： | UPD75238GJ |
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134
μ
PD75238
Table 5-2 Set Signals of Interrupt Request Flags
(2) Noise eliminator and edge detection mode register
As shown in Fig. 5-2 and Fig. 5-3, the INT0, INT1, and INT2 pins are configured as external interrupt input
pins that enable detection edge selection.
In addition, INT0 is provided with a noise elimination function based on a sampling clock. Basically, the
noise eliminator eliminates pulses narrower than two sampling clock cycles
Note
as noise. However, it may
accept pulses wider than one sampling clock cycle as interrupt signals depending on the sampling timing.
It surely accepts pulses wider than two sampling clock cycles as interrupt signals.
INT0 has two sampling clocks
Φ
and f
X
/64, either of which can be selected according to bit 3 (IM03) of the
edge detection mode register (see
Fig. 5-4
).
The IRQ2 is set by detecting a rising edge of the INT2 pin input.
The edge detection mode registers (IM0 and IM1) used to select a detection edge have the format shown
in Fig. 5-4. A 4-bit memory manipulation instruction is used to set IM0 or IM1. A RESET input clears all
bits to 0, and a rising edge is selected for INT0, INT1, and INT2.
Note
When a sampling clock is
Φ
, two sampling clock cycles are 2t
CY
.
When a sampling clock is f
X
/64, two sampling clock cycles are 128/f
X
.
Cautions 1. Since the INT0 pin input is sampled with a clock, INT0 does not operate in a standby mode.
2. When INT0/P10 is used as a port, pulses input from INT0/P10 go through the noise
eliminator. So the input pulses must be wider than two sampling clock cycles.
Set by a reference time interval signal from the basic interval timer.
Set by a detected rising or falling edge of an INT4/P00 pin input signal.
Set by a detected edge of an INT0/P10 pin input signal. The detection edge is specified
by the INT0 mode register (IM0).
Set by a detected edge of an INT1/P11 pin input signal. The detection edge is specified
by the INT1 mode register (IM1).
Set by a serial data transfer completion signal for the serial interface.
Set by a match signal from timer/event counter 0.
Set by a match signal from the timer/pulse generator.
Set by a key scan timing signal from the display controller.
Set by a signal from the clock timer.
Set by a detected rising edge of an INT2/P12 pin input signal.
IRQBT
IRQ4
IRQ0
IRQ1
IRQCSI0
IRQT0
IRQTPG
IRQKS
IRQW
IRQ2
Set signal of interrupt request flag
Interrupt
enable flag
Interrupt
request flag
#
IEBT
IE4
IE0
IE1
IECSI0
IET0
IETPG
IEKS
IEW
IE2
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