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參數(shù)資料
| 型號： | UPD30102GM-54-8EV |
| 廠商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁數(shù)： | 93/701頁 |
| 文件大?。?/td> | 2329K |
| 代理商： | UPD30102GM-54-8EV |
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CHAPTER 3 CPU INSTRUCTION SET SUMMARY
93
Table 3-14. Jump Instruction
Instruction
Format and Description
Jump
J target
The contents of 26-bit target address is shifted left by two bits and combined with the high-order four
bits of the PC. The program jumps to this calculated address with a delay of one instruction.
Jump And Link
JAL target
The contents of 26-bit target address is shifted left by two bits and combined with the high-order four
bits of the PC. The program jumps to this calculated address with a delay of one instruction. The
address of the instruction following the delay slot is stored into r31 (link register).
Instruction
Format and Description
Jump Register
JR rs
The program jumps to the address specified in register rs with a delay of one instruction.
Jump And Link
Register
JALR rs, rd
The program jumps to the address specified in register rs with a delay of one instruction.
The address of the instruction following the delay slot is stored into rd.
There are the following common restrictions for Tables 3-15 and 3-16.
(1) Branch address
All branch instruction target addresses are computed by adding the address of the instruction in the delay slot to
the 16-bit offset (shifted left by 2 bits and sign-extended to 64 bits). All branches occur with a delay of one
instruction.
(2) Operation when unbranched
If the branch condition does not meet in executing a Likely instruction, the instruction in its delay slot is nullified.
For all other branch instructions, the instruction in its delay slot is unconditionally executed.
Remark
The target instruction of the branch is fetched at the EX stage of the branch instruction. Comparison
of the operands of the branch instruction and calculation of the target address is performed at phase 2
of the RF stage and phase 1 of the EX stage of the instruction. Branch instructions require one cycle
of the branch delay slot defined by the architecture. Jump instructions also require one cycle of delay
slot. If the branch condition is not satisfied in a branch likely instruction, the instruction in its delay slot
is nullified.
op
rs
rt
funct
rd
sa
op
target
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD30102GM-66-8EV | 64/32-bit Microprocessor |
| UPD30102S1-54-3C | 64/32-bit Microprocessor |
| UPD30102S1-66-3C | 64/32-bit Microprocessor |
| UPD30550F2-300-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD30550F2-400-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD30102GM-66-8EV | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-54-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-66-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30111S1-70-3C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC |
| UPD30121 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
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