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參數(shù)資料
| 型號： | UPD30102GM-54-8EV |
| 廠商： | NEC Corp. |
| 英文描述： | 64/32-bit Microprocessor |
| 中文描述： | 64/32微處理器 |
| 文件頁數(shù)： | 679/701頁 |
| 文件大?。?/td> | 2329K |
| 代理商： | UPD30102GM-54-8EV |
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CHAPTER 28 V
R
4102 COPROCESSOR 0 HAZARDS
679
Cautions 1. If the setting of the K0 bit in the Config register is changed to uncached mode by MTC0, the
accessed memory area is switched to the uncached one at the instruction fetch of the third
instruction after MTC0.
2. A stall of several instructions occurs if a jump or branch instruction is executed
immediately after the setting of the ITS bit in the Status register.
Remarks 1.
The instruction following MTC0 must not be MFC0.
2.
The five instructions following MTC0 to Status register that changes KSU and sets EXL and ERL
may be executed in the new mode, and not kernel mode. This can be avoided by setting EXL first,
leaving KSU set to kernel, and later changing KSU.
3.
There must be two non-load, non-CACHE instructions between a store and a CACHE instruction
directed to the same primary cache line as the store.
The status during execution of the following instruction for which CP0 hazards must be considered is described
below.
(1)
MTC0
Destination: The completion of writing to a destination register (CP0) of MTC0.
(2)
MFC0
Source:
The confirmation of a source register (CP0) of MFC0.
(3)
TLBR
Source:
Destination: The completion of writing to a destination register (CP0) of TLBR.
The confirmation of the status of TLB and the Index register before the execution of TLBR.
(4)
TLBWI, TLBWR
Source:
Destination: The completion of writing to TLB by these instructions.
The confirmation of a source register of these instructions and registers used to specify a TLB entry.
(5)
TLBP
Source:
Destination: The completion of writing the result of execution of TLBP to the Index register.
The confirmation of the PageMask register and the EntryHi register before the execution of TLBP.
(6)
ERET
Source:
Destination: The completion of the processor state transition by the execution of ERET.
The confirmation of registers containing information necessary for executing ERET.
(7)
CACHE Index Load Tag
Destination: The completion of writing the results of execution of this instruction to the related registers.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD30102GM-66-8EV | 64/32-bit Microprocessor |
| UPD30102S1-54-3C | 64/32-bit Microprocessor |
| UPD30102S1-66-3C | 64/32-bit Microprocessor |
| UPD30550F2-300-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
| UPD30550F2-400-NN1 | VR5500⑩ 64-/32-BIT MICROPROCESSOR |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD30102GM-66-8EV | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-54-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30102S1-66-3C | 制造商:NEC 制造商全稱:NEC 功能描述:64/32-bit Microprocessor |
| UPD30111S1-70-3C | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:MICROPROCESSOR|32-BIT|CMOS|BGA|224PIN|PLASTIC |
| UPD30121 | 制造商:NEC 制造商全稱:NEC 功能描述:VR4121TM 64-/32-BIT MICROPROCESSOR |
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