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參數(shù)資料
| 型號(hào)： | TMS320C10-14 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Digital Signal Processors(280ns指令周期，分離的程序和數(shù)據(jù)總線，外部輪詢中斷的DSP) |
| 中文描述： | 數(shù)字信號(hào)處理器（280ns指令周期，分離的程序和數(shù)據(jù)總線，外部輪詢中斷的數(shù)字信號(hào)處理器） |
| 文件頁數(shù)： | 26/139頁 |
| 文件大?。?/td> | 1478K |
| 代理商： | TMS320C10-14 |
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TMS320C10, TMS320C10-14, TMS320C10-25
DIGITAL SIGNAL PROCESSORS
SPRS009C–JANUARY 1987–REVISED JULY 1991
POST OFFICE BOX 1443
HOUSTON, TEXAS 77001
26
reset timing
tsu(R)
tsu(R)
tw(R)
tdis(R)
td11
CLKOUT
RS
DEN
WE
MEN
D15-D0
MEN
Address
Bus
(see
Note E)
Data Shown Relative to WE
Data In From
PC ADDR 0
Data In From
PC ADDR PC+1
AB = Address Bus
AB = PC
AB = PC+1
AB = PC = 0
AB = PC+1
Data
Out
NOTES: A. RS forces DEN, WE, and MEN high and places data bus D0 through D15 in a high-impedance state. AB outputs (and program count-
er) are synchronously cleared to zero after the next complete CLK cycle from RS
↓
.
B. RS must be maintained for a minimum of five clock cycles.
C. Resumption of normal program will commence after one complete CLK cycle from RS
↑
.
D. Due to the synchronization action on RS, time to execute the function can vary dependent upon when RS
↑
or RS
↓
occur in the CLK
cycle.
E. Diagram shown is for definition purpose only. DEN, WE, and MEN are mutually exclusive.
F. During a write cycle, RS may produce an invalid write address.
interrupt timing
CLKOUT
tsu(INT)
tw(INT)
tf(INT)
INT
BIO timing
CLKOUT
BIO
tsu(IO)
tw(IO)
tf(IO)
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PDF描述 |
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