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參數(shù)資料
| 型號(hào)： | TMS320C10-14 |
| 廠商： | Texas Instruments, Inc. |
| 元件分類： | 數(shù)字信號(hào)處理 |
| 英文描述： | Digital Signal Processors(280ns指令周期，分離的程序和數(shù)據(jù)總線，外部輪詢中斷的DSP) |
| 中文描述： | 數(shù)字信號(hào)處理器（280ns指令周期，分離的程序和數(shù)據(jù)總線，外部輪詢中斷的數(shù)字信號(hào)處理器） |
| 文件頁數(shù)： | 123/139頁 |
| 文件大小： | 1478K |
| 代理商： | TMS320C10-14 |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁當(dāng)前第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁
RL = 825
,
CL = 100 pF,
(see Figure 2)
TMS320LC17
DIGITAL SIGNAL PROCESSOR
SPRS009C–JANUARY 1987–REVISED JULY 1991
POST OFFICE BOX 1443
HOUSTON, TEXAS 77001
123
I/O (BIO) TIMING
switching characteristics over recommended operating conditions
PARAMETER
TEST CONDITIONS
MIN
NOM
MAX
UNIT
td(XF)
Delay time CLKOUT
↓
to valid XF
5
115
ns
Values derived from characterization data and not tested.
SERIAL PORT TIMING
switching characteristics over recommended operating conditions
MIN
NOM
MAX
UNIT
td(CH-FR)
td(DX1-CL)
td(DX2-CL)
th(DX)
Internal framing (FR) delay from SCLK rising edge
120
ns
DX bit 1 valid before SCLK falling edge
20
ns
DX bit 2 valid before SCLK falling edge
20
ns
DX hold time after SCLK falling edge
tc(SCLK)/2
ns
timing requirements over recommended operating conditions
MIN
NOM
MAX
UNIT
tc(SCLK)
tf(SCLK)
tr(SCLK)
tw(SCLK)
tw(SCLKH)
tsu(FS)
tsu(DR)
th(DR)
Values derived from characterization data and not tested.
Minimum cycle time is 2tc(C) where tc(C) is CLKOUT cycle time.
§The duty cycle of the serial port clock must be within 45 to 55%.
Serial port clock (SCLK) cycle time
555
8000
30
30
ns
Serial port clock (SCLK) fall time
ns
Serial port clock (SCLK) rise time
Serial port clock (SCLK) low, pulse duration§
Serial port clock (SCLK) high, pulse duration§
ns
250
4400
ns
250
4400
ns
FSX/FSR setup time before SCLK falling edge
130
ns
DR setup time before SCLK falling edge
20
ns
DR hold time after SCLK falling edge
20
ns
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PDF描述 |
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參數(shù)描述 |
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