參數資料
型號: TMP90CM36
廠商: Toshiba Corporation
元件分類: 通用總線功能
英文描述: High Speed Advanced CMOS 8-bit Microcontroller,Integrating RAM,ROM,General Serial Interface,Multifuction Timer/Event Counter,Signal Selector Circuit,PWM Output(高速、先進的 CMOS 8位微控制器(芯片集成了ROM,RAM,通用串行接口,多功能定時器/事件計數器,信號選擇電路,PWM輸出))
中文描述: 采用先進的CMOS高速8位微控制器,集成內存,光盤,通用串行接口,Multifuction定時器/事件計數器,信號選擇器電路,PWM輸出(高速,先進的的CMOS 8位微控制器(芯片集成了ROM和RAM內存,通用串行接口,多功能定時器/事件計數器,信號選擇電路,脈寬調制輸出))
文件頁數: 76/194頁
文件大小: 7013K
代理商: TMP90CM36
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TOSHIBA CORPORATION
TMP90CM36
Output inversion with software
The value of timer flipflop (timer F/F) can be inverted,
independent of the timer operation.
Writing “00” to TFFCR <FF1C1, 0> inverts the value of
TFF1, and writing “00” into TFFCR <FF3C1,0> inverts
TFF3.
Initial setting of timer flipflop (timer F/F)
The value of timer F/F can be initialized to “0” or “1”,
independent of timer operation.
For example, write “10” in TFFCR <FF1C1,0> to
clear TFF1 to “0”, while write “01” in TFFCR
<FF3C1,0> to set TFF1 to “1”.
Note: The value of timer F/F and timer register cannot
be read.
(2)
16-bit timer mode
A 16-bit interval timer is configured by using the pair of
timer 0 and timer 1 or that of timer 2 and timer 3.
As the above two pairs operate in the same manner,
only the case of combining timer 0/timer 1 is dis-
cussed.
To make a a 16-bit interval timer by cascade connect-
ing timer 0 and timer 1, set timer 0/timer 1 mode regis-
ter T01MOD <T01M1,0> to “0,1”.
When set in 16-bit timer mode, the overflow output of
timer 0 will become the input clock of timer 1, regard-
less of the set value of T01MOD <T1CLK1,0>. Table
3.6 (2) shows the relation between the cycle of timer
(interrupt) and the selection of input clock.
Table 3.6 (2) 16-bit Timer (Interrupt) Cycle and Input Clock
Interrupt cycle
(at fc = 16MHz)
Resolution
Input clock
0.5
2
μ
8
μ
μ
s ~ 131.072ms
s ~ 524.288ms
s ~ 32.768ms
0.5
2
8
μ
s
s
s
T1 (8/fc)
T16 (32/fc)
T256 (128/fc)
μ
μ
The lower 8 bits of the timer (interrupt) cycle are set by
the timer register TREG0, and the upper 8 bits are set
by TREG1. Note that TREG0 always must be set first.
(Writing data into TREG0 disables the comparator
temporarily, and the comparator is restarted by writing
data into TREG1.)
Setting example: To generate interrupt INTT1 every
0.5 seconds at fc = 16MHz, set the
following values for timer registers
TREG0 and TREG1.
When counting by using T16
(8
μ
s @16MHz),
0.5sec
F424H
Therefore, set TREG1 = F4H and
TREG0 = 24H, respectively.
÷
8
μ
s = 62500 =
The comparator match signal is output from timer 0 each
time the up-counter matches UC0, where the up-counter UC0
is not cleared.
With the timer 1 comparator, the match detect signal is
output at each comparator timing when up-counter UC1 and
TREG1 values match. When the match detect signal is output
simultaneously from both comparators of timer 0 and timer 1,
the up-counters UC0 and UC1 are cleared to “0”, and the
interrupt INTT1 is generated. If inversion is enabled, the value
of the timer flipflop TFF1 is inverted.
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