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參數資料
| 型號： | STM32W108HBU7 |
| 廠商： | STMICROELECTRONICS |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, QCC40 |
| 封裝： | 6 X 6 MM, 0.50 MM PITCH, ROHS COMPLIANT, VFQFPN-40 |
| 文件頁數： | 146/198頁 |
| 文件大?。?/td> | 2871K |
| 代理商： | STM32W108HBU7 |
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STM32W108CB, STM32W108HB
General-purpose input/outputs
Doc ID 16252 Rev 3
If a GPIO has two peripherals that can be the source of alternate output mode data, then
other registers in addition to GPIO_PxCFGH/L determine which peripheral controls the
output.
Several GPIOs share an alternate output with Timer 2 and the Serial Controllers. Bits in
Timer 2's TIM2_OR register control routing Timer 2 outputs to different GPIOs. Bits in Timer
2's TIM2_CCER register enable Timer 2 outputs. When Timer 2 outputs are enabled they
override Serial Controller outputs. Table 7 indicates the GPIO mapping for Timer 2 outputs
depending on the bits in the register TIM2_OR. Refer to Section 10: General-purpose timers
on page 99 for complete information on timer configuration.
For outputs assigned to the serial controllers, the serial interface mode registers
(SCx_MODE) determine how the GPIO pins are used.
The alternate outputs of PA4 and PA5 can either provide packet trace data (PTI_EN and
PTI_DATA), or synchronous CPU trace data (TRACEDATA2 and TRACEDATA3).
If a GPIO does not have an associated peripheral in alternate output mode, its output is set
to 0.
8.1.3
Forced functions
For some GPIOs the GPIO_PxCFGH/L configuration may be overridden. Table 8 shows the
GPIOs that can have different functions forced on them regardless of the GPIO_PxCFGH/L
registers.
Note:
The DEBUG_DIS bit in the GPIO_DBGCFG register can disable the Serial Wire/JTAG
debugger interface. When this bit is set, all debugger-related pins (PC0, PC2, PC3, PC4)
behave as standard GPIO.
Alternate Output (open-
drain)
0xD
Open-drain output. An onboard peripheral controls the
output. If a pull up is required, it must be external.
Alternate Output (push-
pull) SPI SCLK Mode
0xB
Push-pull output mode only for SPI master mode
SCLK pins.
Table 7.
Timer 2 output configuration controls
Timer 2 Output
Option Register Bit
GPIO Mapping Selected by TIM2_OR Bit
01
TIM2_CH1
TIM2_OR[4]
PA0
PB1
TIM2_CH2
TIM2_OR[5]
PA3
PB2
TIM2_CH3
TIM2_OR[6]
PA1
PB3
TIM2_CH4
TIM2_OR[7]
PA2
PB4
Table 6.
GPIO configuration modes (continued)
GPIO Mode
GPIO_PxCFGH/L
Description
相關PDF資料 |
PDF描述 |
|---|---|
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相關代理商/技術參數 |
參數描述 |
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