參數(shù)資料
型號(hào)： ST72F60E1M1
廠商： STMICROELECTRONICS
元件分類： 微控制器/微處理器
英文描述： 8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PDSO24
封裝： 0.300 INCH, LEAD FREE, PLASTIC, SOP-24
文件頁數(shù)： 124/139頁
文件大?。?/td> 1993K
代理商： ST72F60E1M1
ST7260xx
Serial communications interface (SCI)
85/139
13.3.3
Control register 2 (SCICR2)
1PS
Parity Selection
This bit selects the odd or even parity when the parity generation/detection is
enabled (PCE bit set). It is set and cleared by software. The parity will be selected
after the current byte.
0: Even parity
1: Odd parity
0PIE
Parity Interrupt Enable
This bit enables the interrupt capability of the hardware parity control when a parity
error is detected (PE bit set). It is set and cleared by software.
0: Parity error interrupt disabled
1: Parity error interrupt enabled
Table 39.
SCICR1 register description (continued)
Bit
Name
Function
SCICR2
Reset value:
0000 0000 (00h)
76
543
21
0
TIE
TCIE
RIE
ILIE
TE
RE
RWU
SBK
R/W
Table 40.
SCICR2 register description
Bit
Name
Function
7TIE
Transmitter Interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever TDRE = 1 in the SCISR register.
6TCIE
Transmission Complete Interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever TC = 1 in the SCISR register.
5RIE
Receiver interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever OR = 1 or RDRF = 1 in the SCISR
register.
4ILIE
Idle Line Interrupt Enable
This bit is set and cleared by software.
0: Interrupt is inhibited
1: An SCI interrupt is generated whenever IDLE = 1 in the SCISR register.
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PDF描述
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