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參數(shù)資料
| 型號： | SiI1161CTU |
| 廠商： | Silicon Image, Inc. |
| 英文描述： | PanelLink Receiver |
| 中文描述： | PanelLink接收機 |
| 文件頁數(shù)： | 18/46頁 |
| 文件大?。?/td> | 398K |
| 代理商： | SII1161CTU |
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SiI
1161
PanelLink Receiver
Data Sheet
SiI
-DS-0096-D
14
Actual setup and hold times can be derived from the clock period at the operating frequency of interest. Clock
duty cycle must also be taken into account when calculating setup and hold times.
Setup Time
to ODCK: T
ODCK
*T
DUTY
{min} - T
CK2OUT
{max}
Hold Time
from ODCK: T
ODCK
* (1 - T
DUTY
{max}) + T
CK2OUT
{min}
Table 8 shows the calculations required for determining setup and hold timings using the clock period T
ODCK
specific to the clock frequency when OCK_INV=1. The setup and hold times apply to DE, VSYNC, HSYNC and
Data output pins, as long as the appropriate T
CK2OUT
value is used for the calculation in each case. The table also
shows calculated setup and hold times for commonly used ODCK frequencies.
Table 8. Sample Calculation of Data Output Setup and Hold Times – OCK_INV=1
Symbol
T
SU
Parameter
Frequency
T
ODCK
40 ns
12 ns
6 ns
40 ns
12 ns
6 ns
T
CK2OUT
(data)
Max
=1.2
Min
=0.0
Result
Data Setup Time
to ODCK
=T
ODCK
*T
DUTY
{min)
-T
CK2OUT
{max}
Data Hold Time
from ODCK
=T
ODCK
* (1 - T
DUTY
{max})
+ T
CK2OUT
{min}
25 MHz
82.5 MHz
165 MHz
25 MHz
82.5 MHz
165 MHz
=40*40% - 1.2 = 14.8ns
=12*40% - 1.2 = 3.6ns
=6*40% - 1.2 = 1.2ns
=40*40% - 0.0 = 16.0ns
=12*40% - 0.0 = 4.8ns
=6*40% - 0.0 = 2.4ns
T
HD
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| SII1162 | PanelLink Transmitter |
| SII1169 | PanelLink Receiver |
| SII1171 | PanelLink Receiver |
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參數(shù)描述 |
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| SII1162 | 制造商:SILICONIMAGE 制造商全稱:SILICONIMAGE 功能描述:PanelLink Transmitter |
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| SII1169 | 制造商:SILICONIMAGE 制造商全稱:SILICONIMAGE 功能描述:PanelLink Receiver |
| SII1171 | 制造商:SILICONIMAGE 制造商全稱:SILICONIMAGE 功能描述:PanelLink Receiver |
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