CKSEL[1:0]
參數(shù)資料
型號: SI5366-C-GQR
廠商: Silicon Laboratories Inc
文件頁數(shù): 7/32頁
文件大?。?/td> 0K
描述: IC CLOCK MULTIPLIER PREC 100TQFP
標(biāo)準(zhǔn)包裝: 250
系列: DSPLL®
類型: 時鐘放大器,振動衰減器
PLL:
輸入: 時鐘
輸出: CML,CMOS,LVDS,LVPECL
電路數(shù): 1
比率 - 輸入:輸出: 4:5
差分 - 輸入:輸出: 是/是
頻率 - 最大: 1.05GHz
除法器/乘法器: 無/是
電源電壓: 1.71 V ~ 2.75 V
工作溫度: -40°C ~ 85°C
安裝類型: 表面貼裝
封裝/外殼: 100-TQFP
供應(yīng)商設(shè)備封裝: 100-TQFP(14x14)
包裝: 帶卷 (TR)
Si5366
Rev. 1.0
15
2. Typical Application Schematic
Figure 4. Si5366 Typical Application Circuit
Si5366
CKIN1+
CKIN1–
CKSEL[1:0]3
ALRMOUT
CKnB
LOL
RATE2
RST
CKOUT1+
CKOUT1–
VD
D
GN
D
Input
Clock
Sources1
Crystal/Ref Clk Rate
Input Clock Select
Reset
Alarm Output Indicator
CKINn Invalid Indicator
(n = 1 to 3)
PLL Loss of Lock
Indicator
Clock
Outputs
INC
DEC
Skew Increment
Skew Decrement
XA
XB
114.285 MHz
Crystal
CKOUT4+
CKOUT4–
CKOUT5/FS_OUT+
CKOUT5/FS_OUT–
AUTOSEL2
Manual/Automatic Clock
Selection (L)
CK_CONF
Input Clock Configuration
Control
BWSEL[1:0]2
Bandwidth Select
FRQSEL[3:0]2
Frequency Select
FRQTBL2
Frequency Table Select
SFOUT[1:0]2
Signal Format Select
DBL2_BY2
DBL34
Clock Output 2 Disable/
Bypass Mode Control
Clock Outputs 3 and 4
Disable
DBL_FS2
FS_OUT Disable
DIV34_[1:0]2
CKOUT3 and CKOUT4
Divider Control
FOS_CTL2
Frequency Offset Control
FS_SW
FSYNC Inputs to Clock
Selection Enable
FS_ALIGN
FSYNC Realignment
Control
CKIN4+
CKIN4–
1. Assumes differential LVPECL termination (3.3 V) on clock inputs.
Notes:
2. Denotes tri-level input pins with states designated as L (ground), M (VDD/2), and H (VDD).
XA
XB
Ext.
Refclk–
0.1 F
Option 1:
Option 2:
Ferrite
Bead
System
Power
Supply
C10
C1–9
0.1 F
1 F
130
130
82
82
VDD = 3.3 V
130
130
82
82
VDD = 3.3 V
0.1 F
100
0.1 F
+
0.1 F
100
0.1 F
+
0.1 F
100
0.1 F
+
Ext.
Refclk+
0.1 F
3. Assumes manual input clock selection.
VDD
15 k
15 k
VDD
15 k
15 k
VDD
15 k
15 k
VDD
15 k
15 k
VDD
15 k
15 k
VDD
15 k
15 k
VDD
15 k
15 k
VDD
15 k
15 k
VDD
15 k
15 k
VDD
15 k
15 k
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PDF描述
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SI5367A-B-GQR 制造商:Silicon Laboratories Inc 功能描述: