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參數(shù)資料
| 型號： | SAA7785 |
| 廠商： | NXP Semiconductors N.V. |
| 英文描述： | ThunderBird Avenger（TM） PCI Audio Accelerator(雷鳥Avenger（TM）PCI音頻加速器) |
| 中文描述： | 雷鳥復(fù)仇者（商標(biāo)）的PCI音頻加速器（雷鳥復(fù)仇者（商標(biāo)）的PCI音頻加速器） |
| 文件頁數(shù)： | 60/68頁 |
| 文件大?。?/td> | 1303K |
| 代理商： | SAA7785 |
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ThunderBird Avenger
TM
PCI Audio
Accelerator
SAA7785
Philips Semiconductors
Preliminary Specification
1999
Nov 12
60
TABLE 58
CACHELINE Size Register - CACHELINE (RO)
TABLE 59
Master Latency Timer Register - LATIME (RW)
TABLE 60
Header Type Register - HEADER (RO)
D7
D6
D5
D4
D3
D2
D1
D0
PGM_IFACE[7:0]
POR Value
0
0
0
0
0
0
1
0
Bit
Name
R/W
Function
23:16
BASE_CLASS
RO
The base class of 07h describes simple communication devices.
15:8
SUB_CLASS
RO
The sub class of 00h describes serial controllers.
7:0
PGM_IFACE
RO
The interface of 02h details a 16550 compatible serial controller.
PCI CFG 2
D7
D6
D5
D4
D3
D2
D1
D0
Offset 0Ch
CACHELINE[7:0]
POR Value
0
0
0
0
0
0
0
0
Bit
Name
R/W
Function
7:0
CACHELINE
RO
Reserved for cache line size indicator.
PCI CFG 2
D7
D6
D5
D4
D3
D2
D1
D0
Offset 0Dh
LATIME[7:0]
POR Value
0
0
0
0
0
0
0
0
Bit
Name
R/W
Function
7:0
LATIME
RO
The primary bus latency timer specifies the number of primary clocks that the
primary master may consume. It is set to zero since the 16650 UART is a tar-
get only.
PCI CFG 2
D7
D6
D5
D4
D3
D2
D1
D0
Offset 0Eh
MULTI_
FN
HEADER[6:0]
POR Value
1
0
0
0
0
0
0
0
PCI CFG 2
D23
D22
D21
D20
D19
D18
D17
D16
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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