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June 28, 2004 S71WS512NE0BFWZZ_00_A1
128Mb pSRAM
95
P r e l i m i n a r y
FUNCTION TRUTH TABLE
Asynchronous Operation (Page Mode)
Note:
L = V
IL
, H = V
IH
, X can be either V
IL
or V
IH
, High-Z = High Impedance
*1: Should not be kept this logic condition longer than 1ms.
Please contact local FUJITSU representative for the relaxation of 1ms limitation.
*2: Power Down mode can be entered from Standby state and all DQ pins are in High-Z state.
Data retention depends on the selection of Partial Size.
Refer to "Power Down" in FUNCTIONAL DESCRIPTION for the details.
*3: "L" for address pass through and "H" for address latch on the rising edge of ADV#.
*4: OE# can be V
IL
during Write operation if the following conditions are satisfied;
(1) Write pulse is initiated by CE#1 (refer to CE#1 Controlled Write timing), or
cycle time of the previous operation cycle is satisfied.
(2) OE# stays V
IL
during Write cycle.
*5: Can be either V
IL
or V
IH
but must be valid before Read or Write.
*6: Output is either Valid or High-Z depending on the level of UB# and LB# input.
Mode
Note
CE2pS2
CE#1pS
CLK
ADV#
WE#
OE#
LB#
UB#
A22-0
DQ0-7
DQ8-15
RDY
Standby
(Deselect)
H
H
X
X
X
X
X
X
X
High-Z
High-Z
High-Z
Output Disable
*1
H
L
X
*3
H
H
X
X
*5
High-Z
High-Z
High-Z
Output Disable
(No Read)
X
*3
H
L
H
H
Valid
High-Z
High-Z
High-Z
Read (Upper Byte)
X
*3
H
L
Valid
High-Z
Output
Valid
High-Z
Read (Lower Byte)
X
*3
L
H
Valid
Output
Valid
High-Z
High-Z
Read (Word)
X
*3
L
L
Valid
Output
Valid
Output
Valid
High-Z
Page Read
X
*3
L/H
L/H
Valid
*6
*6
High-Z
No Write
X
*3
L
*4
H
H
H
Valid
Invalid
Invalid
High-Z
Write (Upper Byte)
X
*3
H
L
Valid
Invalid
Input
Valid
High-Z
Write (Lower Byte)
X
*3
L
H
Valid
Input
Valid
Invalid
High-Z
Write (Word)
X
*3
L
L
Valid
Input
Valid
Input
Valid
High-Z
Power Down
*2
L
X
X
X
X
X
X
X
X
High-Z
High-Z
High-Z
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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| S71WS512N80BFWZZ2 | 制造商:SPANSION 制造商全稱:SPANSION 功能描述:Stacked Multi-Chip Product (MCP) Flash Memory and pSRAM CMOS 1.8 Volt |
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